基于VHDL数字跑表的设计.doc
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1、电 子 科 技 大 学现代电子技术综合实验论文报告论文题目 基于Xilinx FPGA的数字秒表设计 学生姓名 xxx 学号 xxx 学院 xxx 专 业 xxx 指导教师 xxx 中文摘要本文利用XILINX-ISE以及XILINX EDA教学实验开发板实现数字跑表的开始、暂停以及复位等功能。ISE工程利用VHDL语言编写,主要由时钟分频电路模块、主控电路模块、计数器模块、控制电路模块这几大模块构成。一、 引言21世纪是电子科技迅猛发展的时代,冰箱、电视、空调、汽车、相机、mp3等各种电子产品入住家家户户,关照着人们日常生活的每一个细节。人们的衣食住行乃至文化生活,早已离不开电子科技提供的优
2、质服务。在科研领域,电子技术的应用更是大展拳脚,在通信、测量、勘探、航天甚至军事等领域都发挥着至关重要的作用。可以说,电子技术与网络技术、生物技术一其站在当今科学的最前沿,影响并改变着世界的样貌和人们的生活。数字跑表作为一个简易的数字集成电路的应用,被广泛应用在田径、游泳等体育项目中,在学校体育教学中也是必备的用具。数字跑秒使用简单,携带方便,在多种电气设备均有应用。数字跑表具有计时功能,本次设计的数字跑表可以精确到0.01秒,可以在某些坏境下做到较精确的计时。二、 项目任务与设计思路任务利用XILINX-ISE以及XILINX EDA教学实验开发板实现数字跑表指标:1、跑表精度为0.01秒2
3、、跑表计时范围为:1小时3、设置开始计时/停止计时、复位两个按钮4、显示工作方式:用六位BCD七段数码管显示读数。显示格式:设计要求(1) 设计出符合设计要求的解决方案(2) 设计出单元电路(3) 利用EDA软件对各单元电路及整体电路进行仿真(4) 利用EDA软件在实验板上实现设计(5) 撰写设计报告思路通过分频器将晶振所提供的48MHz信号分频成100Hz时钟信号作为最低位计数器的计时信号,通过将6个计数器级联(异步级联),再经过数据选择器和显示译码器,以动态显示模式将显示译码器的段选信号分位输出给六个8段LED数码管显示,六位LED数码管显示分、秒,0.1s,0.01s。使用按键开关可实现
4、暂停/继续计时操作,以及复位清零操作。三、 基于FPGA方法设计方案本设计可主要分为4个主要模块:(1) 时钟分频电路模块(输出为100Hz与1kHz时钟信号)(2) 主控电路模块(实现开始及暂停功能)(3) 计数器模块(由模十计数器和模六计数器级联)(4) 显示控制电路模块(包括数据选择和显示译码)四、 系统电路设计各个输入/输出端口的作用如下:clk为48MHz晶源信号;rst为复位清零信号;key为启/停开关,用于开始/暂停计时操作;reg7(6:0)是用来驱动数码管的八段段选码;display(2:0)是控制6个数码管的位选信号;ncs是使位选区工作的有效电平(低)。五、 系统单元模块
5、设计分频模块设计设计思路:对输入的48MHz进行以下操作,要实现N分频,则输入源时钟信号clk每过N/2个上升沿,则对输出信号q0取反。源程序为:p1:process(clk)variable q0: integer range 1 to 480000:=1;begin if rising_edge(clk) then if q0480000 then q0:=q0+1;else q0:=1;end if;if q0=240000 then clk100hz=0;else clk100hz=1;end if;end if;end process;p2:process(clk)variable
6、p0: integer range 1 to 48000:=1;begin if rising_edge(clk) then if p048000 then p0:=p0+1;else p0:=1;end if;if p0=24000 then clk1khz=0;else clk1khz=1;end if;end if;end process;仿真结果毫秒、秒、分各位波形模块设计思路:如同上述的对时钟信号的分频,这里可以将时钟信号继续分频,直到符合毫秒、秒、分的时间长度,再分别用3个变量对各位的单位周期时间进行计数,从而得到各位的时间值。源程序为:p3:process(clk100hz)be
7、ginif start=1 then if rst=1 then if rising_edge(clk100hz) then if d19 then d1=d1+1; else d1=0; if d29 then d2=d2+1; else d2=0; if d39 then d3=d3+1; else d3=0; if d45 then d4=d4+1; else d4=0; if d59 then d5=d5+1; else d5=0; if d65 then d6=d6+1; else d6=0; end if; end if;end if;end if;end if;end if;en
8、d if;else d1=0;d2=0;d3=0;d4=0;d5=0;d6=0;end if;end if;end process;仿真结果显示控制模块(包括数据选择和数码管驱动)设计思路:用1KHz的信号做一个模六的计数器,该计数器的每个状态对应一个输出位选信号reg的值(000至101)同时实现数据选择的功能并把选择的数据赋值给一直变量data(0000000至1111111),data的每个状态对应一个数码管驱动信号的值(8段码)。源程序为:p4:process(clk1khz)begin if rising_edge(clk1khz) then if s5 then s=s+1;els
9、e s data data data data data data data= 0;end case; end process;reg7=0000001 when data=0 else 1001111 when data=1 else 0010010 when data=2 else 0000110 when data=3 else 1001100 when data=4 else 0100100 when data=5 else 0100000 when data=6 else 0001111 when data=7 else 0000000 when data=8 else 000010
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