24G射频低噪声放大器.doc

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1、 摘 要近年来，以电池作为电源的电子产品得到广泛使用，迫切要求采用低电压的模拟电路来降低功耗，所以低电压、低功耗模拟电路设计技术正成为研究的热点。本文主要讨论电感负反馈cascode-CMOS-LNA（共源共栅低噪声放大器）的噪声优化技术，同时也分析了噪声和输入同时匹配的SNIM技术。以噪声参数方程为基础，列出了简单易懂的设计原理。为了实现低电压、低噪声、高线性度的设计指标，在本文中使用了三种设计技术。第一，本文以大量的篇幅推导出了一个理想化的噪声结论，并使用Matlab分析了基于功耗限制的噪声系数，取得最优化的晶体管尺寸。第二，为了实现低电压设计，引用了一个折叠式的共源共栅结构低噪声放大器。

2、第三，通过线性度的理论分析并结合实验仿真的方法，得出了设计一个高线性度的最后方案。另外，为了改善射频集成电路的器件参数选择的灵活性，在第四章中使用了一种差分结构。所设计的电路用CHARTER公司 0.25m CMOS 工艺技术实现，并使用Cadence的spectre RF 工具进行仿真分析。本文使用的差分电路结构只进行了电路级的仿真，而折叠式的共源共栅电路进行了电路级的仿真、版图设计、版图参数提取、电路版图一致性检查和后模拟，完成了整个低噪声放大器的设计流程。折叠式低噪声放大器的仿真结果为：噪声系数NF为1.30dB，反射参数S11、S12、S22分别为 -21.73dB、-30.62dB、

3、-23.45dB，正向增益S21为 14.27dB，1dB压缩点为-12.8dBm，三阶交调点IIP3 为0.58dBm。整个电路工作在1V电源下，消耗的电流为8.19mA，总的功耗为8.19mW。所有仿真的技术指标达到设计要求。关键字：低噪声放大器；噪声系数；低电压、低功耗；共源共栅；噪声匹配 ABSTRACTIn recent years, electronics with battery supply are widely used, which cries for adopting low voltage analog circuits to reduce power consumpt

4、ion, so low voltage, low power analog circuit design techniques are becoming research hotspot. This paper mainly discusses noise figure optimization techniques for inductively degenerated cascode CMOS low-noise amplifiers (LNAs) with on-chip inductors. And it reviews and analyzes simultaneous noise

5、and input matching techniques (SNIM). Based on the noise parameter equations, this paper provides clear understanding of the design principle. In order to achieve low-voltage, low noise, high-linearity of the design specifications, in this paper by three design technology. Firstly, using Matlab tool

6、 analyzes noise figure based on power-constrained, and obtain the optimum transistor size. Secondly, design a folded-cascode-type LNA to reduce the power supper. Third, through theoretical analysis of Linear and combine simulation methods, I obtain a final design of a high-linearity. On the other si

7、de, in order to improve the radio frequency integrated circuit device parameters of flexibility, this paper presents a difference in the structure in the fourth chapter. The proposed circuit design is realized using csm25RF 0.25m CMOS technology, simulated with Cadence specter RF.Based on csm25RF 0.

8、25m CMOS technology, the resulting differential LNA achieves 1.32dB noise figure, -20.65dB S11, -24dB S22, -30.27 S12, 14 dB S21. The LNAs 1-dB compression point is -13.3dBm, and IIP3 is -0.79dBm, with the core circuit consuming 8.1mA from a 1V power supply.Key words：low-noise amplifier (LNA)；noise

9、figure；low voltage low power；cascode； noise matching目 录第一章 绪论11.1 课题背景11.2 研究现状及存在的问题21.3 本论文主要工作31.4 论文内容安排3第二章 射频电路噪声理论和线性度分析42.1 噪声理论42.1.1 噪声的表示方法42.1.2 本文研究的器件噪声类型52.1.2.1 热噪声52.1.2.2 MOS噪声模型62.1.3 两端口网络噪声理论72.1.4 多级及联网络噪声系数计算92.2 MOSFET两端口网络噪声参数的理论分析102.3 降低噪声系数的一般措施132.4 MOS LNA线性度分析142.4.1 1

10、dB压缩点142.4.2 三阶输入交调点IIP3162.4.3 多级及联网络线性度表示方法（起最重要作用的线性级）172.5 小结18第三章 CMOS低噪声放大器的设计理论推导203.1 LNA设计指标203.1.1 噪声系数203.1.2 增益203.1.3 线性度203.1.4 输入输出匹配213.1.5 输入输出隔离213.1.6 电路功耗213.1.7 稳定性213.2 CMOS LNA拓扑结构分析213.2.1 基本结构及比较213.2.2 源极去耦与噪声、输入同时匹配(SNIM)的设计223.2.3 共源共栅电路结构（cascode）273.2.4 功率限制的单端分析获得最佳化的宽

11、长比293.3 其它改进型电路比较313.4 偏置电路的设计333.5 cascode设计结论34第四章 2.4GHZ LNA电路设计354.1 工艺库的元器件354.2 差分cascode电路354.2.1 差分电路的设计354.2.2 差分电路的电路极仿真374.3 单端cascode电路394.3.1 单端电路的设计394.3.2 单端电路的电路级仿真424.3.3 单端电路的版图设计、提取及后模拟454.4 电路级仿真和后模拟仿真总结484.5 与其它电路的比较49结束语50致 谢51参考文献52附录A 二端口网络的噪声理论补充53附录B S参数与反射系数55B.1 双端口网络S参数5

12、5B.2 反射系数与S参数的关系56B.3 其它参数与S参数的关系57附录C 电感源极负反馈共源电路噪声推导58附录D MATLAB程序62南京邮电大学2004届本科生毕业设计第一章 绪论1.1 课题背景在最近的十多年来，迅猛发展的射频无线通信技术被广泛地应用于当今社会的各个领域中，如：高速语音来，第3代移动通信(3G)、高速无线互联网、Bluetooth以及利用MPEG标准实现无线视频图像传输的卫星电视服务等技术是日新月异，无线通讯技术得到了飞速发展，预计到2010年，无线通信用户将达到10亿人1，并超过有线通信用户。这种潜在的市场造成了对射频集成电路的巨大需求。原来的混合电路由于不能满足低

13、成本、低功耗和高集成度的要求，而必然要被集成度越来越高的集成电路所取代，并最终形成单片射频收发机芯片。典型的射频收发设备除了对功耗、速度、成品率等性能的要求外，还要考虑噪声、线性范围、增益等指标。在硅CMOS， BiCMOS、双极工艺、GaAs MESFET，异质结双极晶体管(HBT)，GeSi器件等众多工艺中，虽然硅CMOS的高频性能和噪声性能不是最好的，但是由于它的工艺最为成熟、成本最低、功耗最小、应用也最为广泛，且随着工艺水平的不断提高，硅CMOS的频率特性和噪声特性正在逐渐得到了改善。重要的是，只有采用硅CMOS工艺才能最终实现单片集成。因此，CMOS射频集成电路是未来的发展趋势1。近

14、几十年来，世界各国的研究人员在CMOS射频集成电路的设计和制作方面进行了大量的研究和探索，使CMOS射频集成电路的性能不断得以改善。乐观的估计，在最近几年里，CMOS射频集成电路将彻底改变无线通信的面貌。射频接收机通常有四种结构：超外差结构、直接变频结构、宽中频变频结构、和低中频变频结构。这四种结构各有优点和缺点，接收机的结构由系统指标决定，包括系统工作频率、接收机动态范围、功耗和集成度等。图1-1所示为超外差接收机的系统框图。这是较为常用的射频接收机结构。一个完整的射频收发系统包括RF前端和基带处理部分，RF前端又称作接收器，它决定着整个系统的基本性能指标，如误码率、发射功率、信道的抗干扰能

15、力等。而低噪声放大器(LNA)是RF前端的最前端，它直接感应天线接收到的微弱 信号，并对其放大，然后传递给后级进行处理，是整个接收通道最为关键的模块之一。因此，本文主要研究2.4GHz LAN在功耗限制和低电压条件下获得低噪声、高线性度的方法。图1-1 超外差接收机的系统框图21.2 研究现状及存在的问题近年来，射频集成电路(RF IC)的应用和研究得到了飞速的发展，CMOS射频集成电路的研究更是成为该领域的研究热点。低噪声放大器是射频接收机中的一个关键，它位于接收机系统的第一级，决定着接收机系统的整体噪声系数。在CMOS射频接收前端，低噪声放大器大约占前端功耗的一半左右，由于低功耗和低噪声是

16、一对矛盾，在设计时需要权衡考虑3。现在几个应用比较多的无线频段有欧洲433MHz的ISM 段，应用于手机GSM 的900MHz和1.8GHz，应用于蓝牙(Bluetooth)的2.4GHz，以及应用于WLNA的2.4GHz和5GHz，这些频率都可以用目前的CMOS工艺来实现，目前已有相应的少量产品问世。由于CMOS射频集成电路是一门比较新的研究领域，国外也是刚刚起步，这对国内的集成电路行业是一个很好的发展契机。但是，目前仍然有许多问题需要研究和解决，尤其是射频MOS管的建模问题以及高性能电感的实现。一方面是MOS管、片上电感、电容、衬底的寄生参数的提取问题，另一方面是这些参数随偏置条件和特征尺

17、寸的缩小而变化的问题。对这些问题的研究和解决，将极大地降低射频集成电路的设计难度。电感和电容是射频集成电路中必不可少的部分，虽然它们已经可以在片上集成，但是目前它们和片外的分立电容、电感相比还有很大的差距，还不能完全满足射频电路的需要。CMOS射频集成电路面临的主要问题就是无法得到高品质因数(Q)的无源器件。片上电感Q值与电感面积成比例关系，在面积受限的情况下，大幅提高Q值尚有一定的困难1,2,4。在电路实现方面，一方面需要完善和提高各个模块的性能，另一方面，需要研究将整个前端整合到一个芯片上时各个模块之间的协同考虑和衬底的串扰问题。另外，还需要考虑功耗和可测试性的问题存在。随着特征尺寸的不断

18、缩小，MOS晶体管的截止频率得到了提高，从而可以较为容易地实现较高工作频率的射频集成电路和提高、改善LNA电路中的各种指标。然而，特征尺寸的缩小却会带来其他方面的问题，例如随着栅长的缩小，沟道的电场场强增强，漏端电流噪声增大等等1,2。这些问题都必须认真考虑。1.3 本论文主要工作在射频低噪声放大器的设计中，各指标存在一定的相互制约性。为了获得较好的性能指标，一般采用提高电路中各元器件的静态工作点，以牺牲功耗来实现高性能。本文研究的2.4GHz LNA电路可以应用于无线局域网(WLNA)和蓝牙技术。在本文中，完成了MOS晶体管的噪声分析，实现了噪声、输入同时匹配的理论研究和电路的实现。着重于研

19、究LNA电路的噪声理论，也比较了多种降低噪声和提高线性度的电路结构。为了减小漏电流三阶频率项，提出消除三阶项的偏置电路等等。电路中的各个指标都是相互制约的，一个指标得到提高，其它指标都会有所减小。在本文中，主要是完成低电压低功耗条件下的低噪声研究，其次再研究实现高线性度的方法。1.4 论文内容安排本论文的内容安排如下：第一章绪论是对本课题研究的项目分析。第二章列出射频电路噪声理论和线性度分析。作为接收通道的射频前端，低噪声放人器的噪声性能决定着整个通路的噪声特性，进而决定了接收机的灵敏度。低噪声放大器的噪声性能还对接收机的动态工作范围起着重要的影响，可见，噪声性能优化是低噪声放大器设计的关键。

20、这一章中，介绍了噪声的一般计算方法，推导出MOSFET二端口网络的噪声表达式，得出减小噪声的一般方法，说明了最简单的噪声匹配理论。在这一章节中，也说明了LNA的线性度计算方法。第三章首先介绍了LNA的设计指标。在原有的设计技术上，进一步推导出了噪声、输入同时匹配的设计技术，进而推导出本文的LNA设计理念。在低噪声放大器的设计中，噪声的设计最为重要，而晶体管的宽长比(W/L)是决定电路噪声系数的最要因数，而静态工作点则主要影响到电路的功耗。在LNA拓扑结构的分析中，得出了一系列的设计方程，使用Matlab工具，则可以从仿真图中得出了最佳的宽长比(W/L)。本章中也简单说明了一种恒跨导的偏置电路设

21、计。第四章，利用前面三章介绍的设计方法设计出了两个电路，一个是差分电路，一个是单端电路，并对这两个电路进行了比较。其中，在单端电路中进行了高线性度的设计，并通过了电路级仿真、版图设计、版图提取、版图电路一致性检查和后模拟。第二章 射频电路噪声理论和线性度分析评价一个射频系统的性能优劣时，两个很重要的指标是噪声系数和非线性失真。在本章中，将会以大量的篇幅来论述经典的噪声理论基础。2.1 噪声理论低噪声放大器位于接收通道的第一级，它的噪声特性将大大影响整个系统的噪声特性。噪声是低噪声放大器设计中的主要考虑因素，这也是低噪声放大器一词的由来。另外，从总体上来说，CMOS器件的噪声特性比双极型器件(B

22、ipolar)或GaAs器件的噪声特性差，因此，对于CMOS低噪声放大器的设计，噪声性能的优化更是设计的重点和难点。为了进一步优化低噪声放大器的噪声系数，有必要深刻理解各元件的噪声产生机理，并精确的模拟电路中各元件产生的噪声，估计系统的输出端噪声，这对电路的设计也是十分重要的。目前，随着先进的亚微米CMOS工艺应用于射频芯片设计，MOSFET的高频噪声模型显的更为重要，对亚微米MOSFET的高频噪声进行建模也是近年来的一个研究热点，因此本文对RFIC中MOS管的高频噪声模型的并结合本文所采用的工艺进行分析总结。本章的第一节介绍噪声的基础理论；第二节则重点讨论MOSFET的高频噪声。第三章主要论

23、述线性度的基本理论。2.1.1 噪声的表示方法噪声是一种随机变量，它来源于射频系统中的各元器件。对于随机过程，不可能用某一确定的时间函数来描述。但是，它却遵循某一确定的统计规律，可以利用其木身的概率分布特点来充分地描述它的特性。一般采用噪声电压或噪声电流的平均值、方差、功率普密度来描述。有噪系统的噪声性能可用噪声系数的大小来衡量。噪声系数定义为系统输入信噪功率比与输出信噪功率比的比值： (2.1)噪声系数常用分贝数表示： (2.2)可以看出，噪声系数表征了信号通过系统后，系统内部噪声造成信噪比恶化的程度。如果系统是无噪的，不管系统的增益多大，输入的信号的噪声都同样被放大，而没有添加任何噪声，因

24、此输入输出的信噪比相等，相应的噪声系数为1。有噪系统的噪声系数均大于1。2.1.2 本文研究的器件噪声类型在射频集成电路的设计中使用到的电子器件有电阻、电感、电容、晶体管(包括双极型晶体管和场效应晶体管)等。在这些电子器件中存在的噪声，按照噪声的来源可以分为：热噪声、散射噪声(shot noise)、闪烁噪声、散弹噪声(popcorn noise)等。在本论文研究的范围内主要是考虑电阻的热噪声和MOS管的漏端沟道噪声和栅极耦合噪声。2.1.2.1 热噪声图2-1 电阻的热噪声及其等效电路热噪声是导体中电荷载流子(电子、空穴)无序热运动所产生的噪声。由于几乎没有绝对零度的环境，因而导体中的热噪声

25、无法避免。这种噪声最早是Johnson于1928年由实验观察得到，其后Nyquist又从理论角度进行了定量的分析。计算一个有噪电阻在频带宽度为B的线性网络内的噪声时，可以看作是阻值为R的理想无噪电阻与一有噪声电流源并联，或阻值为R的理想无噪电阻与一个噪声电压源串联，如图2-1所示。根据Nyquist的定义，噪声均方电压或电流的表达式为2： (2.3) (2.4)式中k为波尔兹曼常数，T为绝对温度，室温下为290K，B为带宽。当负载与信号源内阻匹配时，负载能够得到噪声的最大输出功率。若把电阻R的热噪声作为噪声源，则当此噪声源的负载与它匹配时，它所能输出的最大噪声功率，或者它的额定功率为： (2.

26、5)由式(2.5)可知，它与电阻本身的大小无关，仅与温度和系统带宽有关。在集成电路的设计中，各种元器件不可避免的都存在一定的阻抗，因此热噪声是最为普遍存在的一种噪声。2.1.2.2 MOS噪声模型图2-2 MOS管的简化噪声模型晶体管实际上是一个可控的电阻。尤其是MOSFET，在强反型区，表面沟道就是一个电阻，且沟道电流主要是由偏移电流构成。因而可以推断，MOSFET的噪声主要是由沟道电组的热噪声形成。由于栅电容的存在，沟道电阻的分布特性会将沿沟道方向局部产生的热噪声通过局部栅电容耦合到栅极上去。尽管产生热噪声的源只有沟道电阻，但其分布特性和与栅电容的耦合，使得用少数几个集总元件在MOS模型中

27、表征噪声特性不那么容易。Van der Ziel考虑了沟道的分布特性提出了两个噪声源来表征的模型1。一个是接在漏源之间的电流源，记为（下标d指漏极）；另一个是接在栅源之间的电流源，记为。其等效电路如图2-2所示。漏端噪声电流的值为 (2.6)其中，是时的共源输出电导，为工艺参数，长沟道器件2/3，对于短沟器件在23之间5。栅噪声电流的均方值为： (2.7) (2.8)式中为栅噪声系数，约为4/3。由式(2.7)、(2.8)可以知道，栅噪声电流与晶体管的栅源电容和工作频率都是二次方成正比关系。栅噪声电流是通过栅源电容Cgs产生的一种非准静态效应引入得栅噪声，所以式(2.7) 与式(2.6)具有一

28、定的相关性，通常用相关系数“c”来表示。在有关MOS噪声的讨论中，只需考虑沟道热噪声和栅漏之间的耦合噪声。在研究MOS管的噪声时，可以忽略其它噪声的影响。实际上，MOS晶体管的栅寄生电阻的热噪声、衬底寄生阻抗引入的热噪声以及沟道热噪声通过背栅调剂而引入的衬底噪声，都是不可忽略的，它们对放大器的噪声性能具有很大的影响。图2-3为考虑栅阻噪声和衬底噪声的MOS管噪声模型。图2-3 考虑栅热噪声和衬底噪声的MOS噪声模型12.1.3 两端口网络噪声理论对于一个含有噪声的二端口网络，将噪声用一个和信号源串联的噪声电压源和一个并联的噪声电流源表示，从而将该网络看作无噪声网络。二端口网络由一个导纳为及等效

29、的并联噪声电流源构成的噪声源驱动。见图2-4所示1,2。图2-4 有噪两端口网络和它的等效表示形式合理假设噪声源和二端口网络的噪声功率不相关，可知噪声系数的表达式为（推导过程可以参考附录A）： (2.9)考虑和之间可能的相关情形，把表示成和两个分量之和。与相关，不相关，设，可得： (2.10)公式(2.10)包括了三个独立的噪声源，每个都可以看成是一个等效电阻或电导产生的热噪声： (2.11) (2.12) (2.13)利用上面三式，可以将噪声因子用阻抗和导纳表示为： (2.14)式中，已将每个导纳分解成电导G和电纳B的和。由式(2.14)知，一旦一个给定的二端口网络的噪声特性己用它的四个噪声

30、参数（、和）表示，那么就可以求出使噪声因子达到最小的一般条件。即只要对噪声源导纳求一阶导数并使它为零，必有： (2.15) (2.16)可见，为了使噪声因子最小，应当使噪声源的电纳等于相关电纳的负值，而噪声源的电导等于公式(2.16)的值。把公式(2.15)和(2.16)代入到公式(2.14)中，得到最小噪声因子： (2.17)由式(2.17)可以推导式(2.14)的另一表示方法： (2.18)上式表明，两端口网络的噪声性能可以由、和四个噪声参数确定。由于这四个噪声参数容易从简单化的器件模型中计算得到，噪声因子的理论计算就变得简单明了。从式(2.18)可以看出，它表示的是一个恒噪声系数曲线，或

31、者称为恒噪声系数圆。2.1.4 多级及联网络噪声系数计算由附录A可以知道，每一个有噪网络都可以由三个参数来描述，即噪声等效温度Te、噪声系数F、额定功率增益Gp。在实际的应用中，都需要使用多个有噪网络来实现一个特定功能的系统，如图2-5所示，是一个多级级联的噪声网络。图2-5 多级有噪线性网络的级联2设第一级输入噪声的功率为，根据等效噪声温度的定义，第一级的输出噪声功率是： (2.19)第二级输出噪声功率为： (2.20)将前两级级联系统的等效噪声温度设为，因而两级输出的噪声功率又可以表示为： (2.21)其中 (2.22)由附录C中的推导又可以知道等效噪声温度与噪声系数的关系，即 (2.23

32、)由式(2.22)和(2.23)可以得到两级级联网络的噪声系数表达式： (2.24)由此可以推导出，多级级联时的等效噪声温度和噪声系数分别为： (2.25) (2.26)由以上的分析可以知道，描述一个有噪系统的内部噪声可以用三种方法：等效输入噪声源和、噪声系数、等效噪声温度，三者可以互相换算。但是噪声系数不仅仅与系统内部噪声有关，还与其源端的输入噪声有关，即与信号源内阻和信号源噪声温度有关。多级线性系统级联，系统总的噪声系数与各级噪声系数及增益有关，但主要取决于前级的噪声系数，为降低后级噪声对系统的影响，应加大前级的增益和尽量减小前级电路的噪声系数。2.2 MOSFET两端口网络噪声参数的理论

33、分析图2-6 NMOS共源电路在上一小节中，已经对MOS管的噪声和系统的噪声系数进行了分析。接下来就需要进一步的分析MOS电路的噪声分析。由2.1.2.2 MOS噪声模型这一节可知，MOS晶体管的漏端沟道电流热噪声和栅噪声是主要考虑的噪声源。沟道电流热噪声可以由式（2.6）表示，栅极噪声可以由式(2.7)、(2.8)表示。由于这两种噪声都是源于同一种物理效应（沟道电阻热噪声），它们之间存在一定的相关性，它们之间的相关系数可以定义为： (2.27)c是一个纯虚数，对于长沟道器件，其值为j0.395；对于短沟道器件，它的值介于j0.3到j0.35之间。将两个噪声源等效到晶体管的输入端（栅极），可以

34、得到等效输入噪声电压为 (2.28)而等效的输入噪声电流为 (2.29)等效的输入噪声电压和噪声电流存在一定的相关性，将噪声电流分为两部分，即： (2.30)其中，噪声电流与噪声电压完全相关，相关系数为；噪声电流与噪声电压完全不相关。由此可以把栅极噪声拆成两项， (2.31)式中，与完全相关，相关系数为，与完全不相关。可以表示为 (2.32) (2.33)由式(2.28)、(2.29)、(2.30)可知、的相关系数为为： (2.34)上式中的最后一项分子分母同时乘以 (2.35)所以 (2.36)将和代入上式，则 (2.37) (2.38)为时的漏源导纳。对于长沟道晶体管，；当沟道长度减小时，

35、降低，因此，表示了晶体管工作偏离长沟道特性的程度。由式(2.28)、(2.33)、(2.37)可知 (2.39) (2.40) (2.41) (2.42)由上述可得，MOS晶体管的两端口网络噪声参数为 (2.43) (2.44) (2.45)满足以上噪声参数要求的电路结构，可以得到最小的噪声系数， (2.46)式中 (2.47)由MOS管的两端口网络噪声参数可知，为了达到最小的噪声因子，要求 (2.48)而为了达到最大功率传输的条件，要求 (2.49)由式(2.47)可知，随着CMOS工艺技术的不断发展，晶体管的特征尺寸不断缩小，不断提高。从式(2.46)可以知道，最小噪声也会随着的不断提高而

36、降低。所以，随着工艺的进步，会减小。从式(2.46)也可以知道，系统工作的频率越大，电路的噪声系数将会越大。因此设计一个射频电路，使用越先进的工艺技术，电路的噪声性能将会越好；对于同一种工艺，设计一个频率较低的射频电路比设计一个较高频率的电路噪声特性好。以上的推导中，忽略了MOS的栅极阻抗噪声、衬底噪声及其它噪声。在使用手动计算的分析过程中，上述的噪声模型已经可以接近实际。2.3 降低噪声系数的一般措施常用的减小噪声系数的措施如下。1)选用低噪声器件和元件。在放大或其他电路中，电子器件的内部噪声起着重要作用。因此，改进电子器件的噪声性能和选用低噪声的电子器件，就可大大降低电路的噪声系数。在电路

37、设计中尽量不使用电阻器件，使用电感或电容来替代电阻在电路中的作用。2)正确选择晶体管放大级的直流工作点。晶体管放大级的噪声系数和晶体管的直流工作点有着一定的关系。一般情况下，电路的噪声系数随着偏置电流增大而减小。3)选择合适的信号源内阻。第一级放大器或混频器是与信号源相联的。当存在着最佳信号源内阻时，放大器的噪声系数最小。共源电路与共栅电路比较，共源电路的噪声特性好，常用于放大器的第一级。4)选择合适的工作带宽。噪声电压都与通带宽度有关。接收机或放大器的宽度增大时，接收机或放大器的各种内部噪声也增大。因此，必须严格选择接收机或放大器的带宽。5)选用合适的放大电路组态。单级电路的放大增益一般不能

38、满足设计的需要，因而需要两级级联。共栅电路的隔离度较好，所以，共源共栅电路得到了广泛的应用。2.4 MOS LNA线性度分析在设计低噪声放大器中，噪声是设计中首先考虑的一个因素。低噪声放大器作为接收机的第一级，其非线性性能也是放大器一个很重要的指标。在完成低噪声特性的设计后，还必须考虑放大器的线性度和抗干扰能了。常用1dB压缩点和三阶交调点来描述电路的线性度。尽管整个接收机的非线性常常由后面的几级如混频器等所限制，仍然有些应用场合要求低噪放有很高的线性度。在本小节中，将会对共源电路进行分析，得出一般化的结论。2.4.1 1dB压缩点MOS管是一个电压控制电流的晶体管，在简化的输入电压与输出电流

39、的特性等效中，漏极电流与源栅电压成二次方正比关系。但是，在实际的使用中，由于MOS管存在着很多其它难以消除、简化的效应，对输出端漏极电流进行傅立叶变换，将会得到一个三次和更高的谐波项。设放大器的输入端只有一个余弦波信号，在输出端可以得到相应的输出电流，但是电流中含有多次谐波。由于高次谐波的幅度会随着谐波次数的增大而减小，所以只需要考虑到3次谐波项。则可以得到一个输出电流交流表达式 (2.50)由上式可以知道，输入一个单一频率信号，通过一个非线性的器件，在输出端会产生不仅含有基波频率的频率项，而且还会产生N次谐波项。当信号的幅度大到器件的高次谐波项不能忽略的时候，由式(2.50)可以得到基波信号

40、电流为 (2.51)其幅度为 (2.52)由此可以得到，大信号的平均跨导为： (2.53)由式(2.53)可以知道，大信号的平均跨导与输入信号幅度有关。由此与可以看到，电路的非线性不仅在于出现了谐波，更重要的是它的基波增益中出现了与输入信号幅度有关的失真项。在一般的情况下，。当输入信号的幅度增大到一定的程度的时候，会减小，这种现象就是增益压缩。在射频电路中，常用1dB压缩点来度量一个放大器的线性度。它的定义就是，为使得电路的增益比线性放大器增益下降1dB所对应的输入信号的幅度或者对应的信号能量。如图2-7所示。图2-7 低噪声放大器的1dB压缩点示意图利用1dB压缩点的定义，可以推导出1dB压

41、缩点的数学表达式。 (2.54)则1dB压缩点的数学形式为 (2.55)由此可以知道，放大器的线性范围与漏极电流的1阶项和三阶项的比值有关。2.4.2 三阶输入交调点IIP3常常使用“三阶截点IP3”来说明三阶互调失真的程度。三阶互调截点IP3定义为三阶互调功率达到和基波功率相等的点，此点所对应的输入功率表示为IIP3，对应的输出功率表示为OIP3。当输入信号为两个频率信号，并且这两个频率的振幅相等， (2.56)经过MOS管后，输出的一次频率项为： (2.57)三次频率组合项为 (2.58) (2.59)由上述的推导，可以得出三阶交调示意图，如图2-8。图2-8 三阶交调示意图由式(2.52

42、)可知没有失真的传输增益为，由式(2.58)可知，三阶互调项的频率幅度为。三阶互调截点IP3被定义为三阶互调功率达到和基波功率相等的点。由此可知，在IP3点处： (2.60)三阶截点的输入信号幅度为： (2.61)图2-9 1dB压缩点与三阶交调点的关系比较式(2.55)和式(2.61)可以知道： (2.62)由此可知，1dB压缩点的输入电平要比三阶交调点电平约低10dB。2.4.3 多级级联网络线性度表示方法（起最重要作用的线性级）图 2-10 两级放大器级联系统图2-10，是两个放大器级联后的三阶互调示意图。设输入信号为： (2.63)忽略两级电路的高次谐波项，第一级输出和第二级输出的电压表达式： (2.64) (2.65)由于放大器具有带通滤波功能，输出第二级输入端的频率项有、。并且高次项的幅度远小于一阶项的幅度，则第一级输出的一阶频率项简化为 (2.66)第一级输出的三阶项幅度为 (2.67)第二级电路的基波分量为 (2.68)第二级电路的三阶项为： (2.69)结合式(2.61)，可以推出两级电路级联后的三阶交调点电压为：