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1、目录一、CPLD的介绍（一）CPLD的组成（二）CPLD器件的选型二、FPGA设计流程（一）系统设计技术（二）时序逼近方法（三）验证方案三、半加器知识介绍（一）半加器定义（二）真值表（三）输出逻辑表达式（四）逻辑电路图四、L298N驱动的工作原理五、PWM控制电路（一）基本原理（二）PWM 控制的特点（三）PWM 控制的硬件电路1、直流电机驱动芯片L2982、直流电机驱动模块一、CPLD的介绍（一）CPLD的组成CPLD (Complex Programmable Logic Device)直译的话称为复杂可编程逻辑芯片。它也属于大规模集成电路LSI (Large Scale Integrat

2、ed Circuit)里的专用集成电路ASIC (ApplicatiON Specific Integrated Circuit)。适合控制密集型数字型数字系统设计，其时延控制方便。CPLD是目前集成电路中发展最快的器件之一。（一）CPLD的组成复杂的可编程逻辑器件CPLD规模大，结构复杂，属于大规模集成电路范围。CPLD有五个主要部分：逻辑阵列块、宏单元、扩展乘积项、可编程连线阵列和I/O控制块。1逻辑阵列块（LAB）一个逻辑阵列块由16个宏单元的阵列组成，多个LAB通过可编程阵列(PIA)和全局总线连接在一起。全局总线从所有的专用输入、I/O引脚和宏单元馈入信号。对于每个LAB有下列输入信

3、号。来自作为通用逻辑输入的PIA的36个信号全局控制信号，用于寄存器辅助功能从I/O引脚到寄存器的直接输入通道宏单元：MAX7000系列中的宏单元由3个功能块组成：逻辑阵列、乘积项选择矩阵和可编程寄存器。各部分可以被独自配置为时序逻辑和组合逻辑工作方式。其中逻辑阵列实现组合逻辑，可以为每个宏单元提供5个乘积项。乘积项选择矩阵分配这些乘积项作为到“或门”和“异或门”的主要逻辑输入，以实现组合逻辑函数，或者把这些乘积项作为宏单元中寄存器的辅助输入：如清零、置位、时钟和时钟使能控制。每个宏单元中的触发器可以单独地编程为具有可编程时钟控制的D、T、JK或RS触发器的工作方式。触发器的时钟、清零输入可以

4、通过编程选择使用专用的全局清零和全局时钟，或使用内部逻辑（乘积项逻辑阵列）产生的时钟和清零。触发器也支持异步清零和异步置位功能，乘积项选择矩阵分配乘积项来控制这些操作。如果不需要触发器，也可以将此触发器旁路，信号直接输给PIA或输出到I/O引脚，以实现组合逻辑工作方式。3扩展乘积项每个宏单元的一个乘积项可以反相回送到逻辑阵列。这个“可共享”的乘积项能够连到同一个LAB中的任何其它乘积项上。尽管大多数逻辑函数能够用每个宏单元中的5个乘积项实现，但在某些复杂的逻辑函数中需要附加乘积项。为提供所需的逻辑资源，可以利用另一个宏单元，MAX70000结构也允许利用共享和并联扩展乘积项，这两种扩展项可作为

5、附加的乘积项直接送到本LAB的任意宏单元中。利用扩展项可保证在实现逻辑综合时，用尽可能少的逻辑资源实现尽可能快的工作速度。4可编程连线阵列PIA通过可编程连线阵列可将各LAB相互连接构成所需的逻辑。这个全局总线是可编程的通道，它能把器件中任何信号源连到其目的地。所有MAX7000系列器件的专用输入、I/O引脚和宏单元输出均馈送到PIA，PIA可把这些信号送到整个器件内的各个地方。只有每个LAB所需的信号才真正给它布置从PIA到该LAB的连线，如图是PIA信号布线到LAB的方式。5I/O控制块I/O控制块允许每个I/O引脚单独地配置成输入/输出和双向工作方式。所有I/O引脚都有一个三态缓冲器，它

6、能由全局输出使能信号中的一个控制，或者把使能端直接连接到地（GND）或电源（VCC）上。MAX7000系列器件的I/O控制框图如图所示。MAX7000器件有6个全局输出使能信号，它们可以由以下信号驱动：两个输出使能信号、一个I/O引脚的集合、一个I/O宏单元的集合，或者是它“反相”后的信号。当三态缓冲器的控制端接地（GND）时，其输出为高阻态，而且I/O引脚可作为专用输入引脚。当三态缓冲器的控制端接电源（VCC）时，输出使能有效。MAX7000结构提供了双I/O反馈，且宏单元和引脚的反馈是相互独立的。当I/O引脚配置成输入时，有关的宏单元可以用于隐含逻辑。（二）CPLD器件的选型由于CPLD器

7、件厂商众多，CPLD器件的选择同其它通用逻辑器件不同，除考虑器件本身的性能外，配套软件的支持也是器件选择的重要依据。目前市场上已有的CPLD/FPGA器件生产厂家有20多个，而设计软件除生产厂家自行研制的软件外还有几十多种独立软件。加上高性能器件的价格已经不菲，更不用说设计软件的价格，所以如何选用合适的CPLD器件，不只是一件一次性的工作，还涉及到设计软件的选用以及今后进一步工作的开展。首先，用户应该根据自身的技术环境、技术条件、使用习惯等选择一种合适的软件工具，同时要兼顾EDA技术的发展。与占据优势的软件供应商同时也与多数芯片制造商建立了良好的合作伙伴关系，所以，拥有一种设计软件，再进一步选

8、择不同的工具库，或增加部分配置，即可对不同厂家的不同种类的FPGA产品进行设计。其次，用户可根据设计的需要确定选择哪一类可编程,编程次数可达1万次,优点是系统断电时编程信息也不丢失。CPLD又可分为在编程器上编程和在系统编程两类。FPGA大部分是基于SRAM编程,编程信息在系统断电时丢失,每次上电时,需从器件外部将编程数据重新写入SRAM中。其优点是可以编程任意次,可在工作中快速编程,从而实现板级和系统级的动态配置。CPLD保密性好,FPGA保密性差。一般情况下,CPLD的功耗要比FPGA大,且集成度越高越明显。二、FPGA设计流程（一）系统设计技术 Altera的Quartus II软件是第

9、一个支持基于知识产权（IP）系统设计的软件，它包括完整、自动的系统定义和实施，不需要底层的硬件描述语言（HDL）。Quartus II包括下面列出的系统设计工具：SOPC Builder:该系统开发工具自动加入参数化并连接IP核，如嵌入式处理器、协处理器、外设存储器和用户定义的逻辑，无需底层的HDL或原理图。DSP Builder: The DSP Builder 工具在友好算法开发环境中，帮助设计人员生成DSP设计的硬件表征，缩短了数字信号处理（DSP）设计周期。现成的IP核： Altera和ALTEra MegafunctiON合作伙伴计(AMPPSM)的流行Nios II嵌入式处理器和参

10、数化IP模块经过了严格的测试和优化，实现Altera器件的最佳性能构架。（二）时序逼近方法Quartus II 软件采用了业内领先的时序逼近方法，使设计人员能够快速实现设计的时序要求。Altera是第一个开发并实现了全套时序逼近方法的可编程逻辑供应商，该方法集成在其现有工具包中，无需额外费用。物理综合：FPGA业内唯一的集成物理综合技术 (PDF)，无需用户干预，即可提高设计性能。设计空间管理器脚本：设计空间管理器方法 (PDF) 组合Quartus II软件设置，自动寻找最优性能架构，从而提高了性能表现，节省了工程时间。它还支持多个计算机采用不同优化设置而同时运行编译的分布式工作环境。时序逼

11、近平面布置编辑器：时序逼近平面布置编辑器方法 (PDF) 提高了平面布置中时序数据的分析能力。芯片编辑器：芯片编辑器使得小的、后期布局布线设计更改在几分钟内完成，缩短了验证的时间（而同时支持时序逼近）。寄存器传送级(RTL)和工艺映射查看器：RTL查看器 (PDF) 在进一步的仿真、综合和布局布线之前，提供能够用于分析设计结构的设计原理图。这样，在Quartus II中，可以在全面的综合和布局布线之后，查看设计规划映射到Altera器件基元的逻辑图表征以及详细的时序信息。（三）验证方案Quartus II不仅集成了主要的第三方EDA验证工具和方法，还提供以下功能：高级多时钟时序分析能力：高级多

12、时钟时序分析 (PDF)能力允许用户决定设计中的速率关键和性能受限路径，从而优化关键的时序路径。PowerPlay功率分析和优化技术：采用PowerPlay技术，从设计的概念产生到实施阶段，用户可以准确的分析、优化动态和静态的功耗。芯片编辑器：芯片编辑器在几分钟内，实现系统内的渐进式设计更改。三、半加器知识介绍（一）半加器定义半加器能实现两个一位二进制数的算术加法及向高位进位，而不考虑低位进位的逻辑电路。它有两个输入端，两个输出端。半加器用异或门及与门来实现。（二）真值表两个一位二进制半加器的运算类似于十进制运算，区别是二进制半加器是逢2向高位进一，十进制是逢十向高位进一。两个一位二进制半加器

13、的运算法则为 0+0=0；1+0=1；0+1=1；1+1=0,同时向高位进1。根据两个一位二进制半加器的运算法则，我们得出其真值表，如下：半加器的真值表中两个输入是加数A和B，输出有一个是和数C，另一个是进位数D。被加数A加数B和数C进位数D0000011010101101（三）输出逻辑表达式通过观测真值表很容易看出：A,B相异时，输出和数C为1；A,B相同时，输出和数C为0；A,B都为1时，输出进位数D为1；否则输出进位数D为0.据此我们得出如下:C=AB,D=AB 注 ：表示异或，表示与（四）半加器的逻辑电路图图2.0其中 为异或符号 为与符号四、L298N驱动的工作原理二、L298N驱动

14、的工作原理图中所示为一个典型的直流电机控制电路。电路得名于“H桥式驱动电路”是因为它的形状酷似字母H。4个三极管组成H的4条垂直腿，而电机就是H中的横杠。如图所示，H桥式电机驱动电路包括4个三极管和一个电机。要使电机运转，必须导通对角线上的一对三极管。根据不同三极管对的导通情况，电流可能会从左至右或从右至左流过电机，从而控制电机的转向。图1 H桥式电机驱动电路要使电机运转，必须使对角线上的一对三极管导通。例如，如图2所示，当Q1管和Q4管导通时，电流就从电源正极经Q1从左至右穿过电机，然后再经Q4回到电源负极。按图中电流箭头所示，该流向的电流将驱动电机顺时针转动。当三极管Q1和Q4导通时，电流

15、将从左至右流过电机，从而驱动电机按特定方向转动（电机周围的箭头指示为顺时针方向）。图2 H桥电路驱动电机顺时针转动图3所示为另一对三极管Q2和Q3导通的情况，电流将从右至左流过电机。当三极管Q2和Q3导通时，电流将从右至左流过电机，从而驱动电机沿另一方向转动（电机周围的箭头表示为逆时针方向）。图3 H桥电路驱动电机逆时针转动驱动电机时，保证H桥上两个同侧的三极管不会同时导通非常重要。如果三极管Q1和Q2同时导通，那么电流就会从正极穿过两个三极管直接回到负极。此时，电路中除了三极管外没有其他任何负载，因此电路上的电流就可能达到最大值（该电流仅受电源性能限制）。为了实现直流伺服系统的H型单极模式同

16、频PWM可逆控制,一般需要产生四路驱动信号来实现电机的正反转切换控制。当PWM控制电路工作时， H桥一侧的两路驱动信号的占空比相同但相位相反，同时随控制信号改变并具有互锁功能;而另一侧上臂为低电平，下臂为高电平。另外，为防止桥路同侧对管的导通，还应当配有延时电路。五、PWM控制电路（一）基本原理为了实现直流伺服系统的H型单极模式同频PWM可逆控制，一般需要产生四路驱动信号来实现电机的正反转切换控制。当PWM控制电路工作时，其中H桥一侧的两路驱动信号的占空比相同但相位相反，同时随控制信号改变并具有互锁功能;而另一侧上臂为低电平，下臂为高电平。另外，为防止桥路同侧对管的导通，还应当配有延时电路。设

17、计的整体模块见图1所示。其中，d7:0矢量用于为微机提供调节占空比的控制信号，cs为微机提供控制电机正反转的控制信号，clk为本地晶振频率，qout3:0矢量为四路信号输出。其内部原理图如图2所示。该设计可得到脉冲周期固定(用软件设置分频器I9可改变PWM开关频率，但一旦设置完毕,则其脉冲周期将固定)、占空比决定于控制信号、分辨力为1/256的PWM信号。I8模块为脉宽锁存器，可实现对来自微机的控制信号d7:0的锁存，d7:0的向量值用于决定PWM信号的占空比。clk本地晶振在经I9分频模块分频后可为PWM控制电路中I12计数器模块和I11延时模块提供内部时钟。I12计数器在每个脉冲的上升沿到

18、来时加1，当计数器的数值为00H或由0FFH溢出时，它将跳到00H时，cao输出高电平至I7触发器模块的置位端，I7模块输出一直保持高电平。当I8锁存器的值与I12计数器中的计数值相同时，信号将通过I13比较器模块比较并输出高电平至I7模块的复位端，以使I7模块输出低电平。当计数器再次溢出时，又重复上述过程。I7为RS触发器，经过它可得到两路相位相反的脉宽调制波，并可实现互锁。I11为延时模块，可防止桥路同侧对管的导通，I10模块为脉冲分配电路,用于输出四路满足设计要求的信号。CS为I10模块的控制信号，用于控制电机的正反转。（二） PWM 控制的特点PWM是一种对模拟信号电平进行数字编码的方

19、法。通过高分辨率计数器的使用，方波的占空比被调制用来对一个具体模拟信号的电平进行编码。P W M 信号仍然是数字的，因为在给定的任何时刻，满幅值的直流供电要么完全有(ON)，要么完全无(OFF)。电压或电流源是以一种通(ON)或断(OFF)的重复脉冲序列被加到模拟负载上去的。通的时候即是直流供电被加到负载上的时候，断的时候即是供电被断开的时候。只要带宽足够,任何模拟值都可以使用PWM进行编码。这种调速方法具有开关频率高、低速运行稳定、动态性能优良、效率高等优点，更重要的是这种调速方式很容易在单片机控制系统中实现，因此具有很好的发展前景。（三）PWM 控制的硬件电路1、直流电机驱动芯片L298直

20、流电动机PWM 驱动模块采用了S G S公司推出的L298做为直流电机驱动器(如图1所示)。图1 L298元件图它具有两抑制输入来使器件不受输入信号影响。每桥的三极管的射级是连接在一起的，相应的外接线端可用来连接外设传感电阻。可安置另一输入电源，使逻辑能在低电压下工作。L298有Mutiwatt15和PowerSO20两种封装，选用的是Mutiwatt15封装的芯片可以方便的驱动两个直流电机，或一个两相步进电机。2、直流电机驱动模块直流电机与L298连接电路原理图如图2所示。图2 直流电机与L298连接电路原理图L298N可接受标准TTL逻辑电平信号VSS，9脚VSS可接4.57V电压。4脚VS电源电压， V S电压范围V I H为2.546V；输出电流可达2.5A，可驱动电感性负载。L298可驱动2个电动机。本系统我们选用驱动一台电动机，因此可以选用一组输入端10(12)脚IN1(IN2)接来自单片机的输入控制电平；选用一组输出端13(14)脚OUT1，OUT2之间接电动机， 控制电机的正反转。15(1)脚SENSA(SENSB)下管的发射极分别单独引出以便接入电流采样电阻,形成电流传感信号。11(6)脚ENA，ENB接控制使能端，当使能端接低电平时电机的停转。当使能端为高电平时若输入电平IN1，IN2为一高一低，电机正或反转；若同为低电平电机停止；若同为高电平电机刹停。