基于TMS320C5402的双调制解调器.doc

1、摘要摘要本文介绍了一种在有差错信道中能够高可靠性传输数据的双调制解调器的实现方案。该方案主要采用了DSP芯片。DSP（digital signal processor）是一种独特的微处理器，是以数字信号来处理大量信息的器件。DSP单片机是接收模拟信号，转换为0或1的数字信号。再对数字信号进行修改、删除、强化，并在其他系统芯片中把数字数据解译回模拟数据或实际环境格式。它不仅具有可编程性，而且其实时运行速度可达每秒数以千万条复杂指令程序，远远超过通用微处理器，是数字化电子世界中日益重要的电脑芯片。它的强大数据处理能力和高运行速度，是最值得称道的两大特色。双调制解调器主要由DSP最小系统，串行通信接

2、口，A/D转换电路和CPLD控制逻辑构成。系统采用两条线路同时传输数据，接收端则根据误码率的高低在两条线路间进行智能切换，选择性地接收，以此来实现数据的高可靠性传输。关键词：双调制解调器 数据传输 误码率 DSP 闪烁存储器 A/D转换器- 11 -目录目录摘要I第1章 绪论11.1 引言1第2章 双MODEM的硬件设计及其实现22.1 双MODEM系统的组成22.2 RS232接口电路的设计6第3章 双MODEM的软件设计及其实现73.1 系统初始化73.2 中断服务程序73.3 环行缓冲区与帧结构8第4章 结束语10参考文献11第1章 绪论第1章 绪论 1.1 引言在有差错信道中进行数据的

3、高可靠性甚至无误码传输，可采用传统的差错重传（ARQ）和前向纠错（FEC）等技术，但这些技术都不可避免地存在时延和时延抖动，信道利用率低，开销大等弊端，不适合于需要一定的可靠性又要求实时传输或对突发业务立即进行处理的场合 ，如多媒体数据（语音，图像 ，文本数据）的通信、电力调度系统之间的通信、公安系统突发任务的下达等。基于TMS320C54的双MODE M可在一定程度上避免这些问题，它采用两路全双工的数据通信链路来进行数据传输，相当于用两条线路来传输一路信息，接收端根据两条线路的接收质量智能地决定接收哪路信息，自动切换，无需采用A RQ或FEC等技术就可实现数据的高可靠性传输。该系统采用DSP

4、技术，以平衡对称设计思路 ，实现双MODEM在同一平台上实施 ，并利用软件无线电技术实现多种选择灵活搭配，除了具有电路设计 、调试简单 、可靠性高和抗噪声能力强等特点外，还具有以下优点： 传输中心频率灵活可变，可适用于上音频电力线载波（f2880Hz，3000Hz）、微波（f1700Hz）、无线（f1500Hz），以及电力线载波机话音通道（f1200Hz）组成的通讯网中，采用本机传送数据可统一所有的MODEM型号，便于互换与维修。 解调部分具有AGC（自动增益控制）功能。 具有定性的误码显示，线路信噪比状况一目了然。 支持两个MODEM独立使用。第2章 双MODEM的硬件设计及其实现第2章 双

5、MODEM的硬件设计及其实现2.1 双MODEM系统的组成双MODEM系统的组成如图1所示，主要由以下五部分构成：CPLD控制逻辑AD56AD56TMS320C5402DSPFLASH串口通讯模块PC机图1 系统硬件框图（1）DSP最小系统数字处理系统由于其可靠性高、可编程性强等优势在通信、航天制导、仪器仪表等各个领域正得到越来越广泛的应用。TMS320C5402定点的数字信号处理机是以改进型的哈弗结构位为基础，即有一条程序总线和三条数据总线。这些处理机还提供一个高深度并行的ALU，特殊应用的硬件逻辑单元，片上内存和外加的片上外设。这些处理机还提供高度专用化的指令集，这些指令集是DSPs操作灵

6、活性和速度的基础。独立的程序和数据空间允许同时访问程序指令和数据，为高度并行提供可能。两次读操作和一次写操作可在一个机器周期内完成。具有并行存储和特殊应用的指令可以有效地应用在这种结构中。再者，数据可以在数据和程序空间间传输。此类并行功能支持一系列强大的算数，逻辑和位操作运算，并能在一个机器周期内完成。还有，5402包括控制器件，可以处理中断，重复操作和函数调用。在双MODEM中由一片TMS320C5402 DSP芯片和一片EPROM构成的DSP最小系统是整个系统的关键部分。TMS320C54X是TI公司TMS320系列芯片中新一代16bit定点DSP，适合于高速的数字信号处理。其特点如下：

7、具有三条16位独立的数据总线和一条程序总线的增强型多总线结构 四十位的算术逻辑单元，包括一个40位的桶形移位器和两个独立的40位累加器 17*17位的并行乘法器，与40位专用的加法器连用，可在非流水线的单周期下完成MAC运算 为加法比较选择的碟形运算的比较选择存储单元CSSU 指数编码器，可以在单周期内计算40位累加器中数值的指数 两个地址发生器，包括8个辅助寄存器AR和两个辅助寄存器算数运算单元ARAUs 具有总线保持器特性的数据总线 具有总线保持器特性的地址总线（只有548和549适用） 最大可拓展8M*16位可寻址的内部程序空间的取址模式（只有548和549适用） 最大1M*16位可寻址

8、内存空间（64K字程序空间，64K字数据空间和64K字I/O空间） 4K*16片上ROM，可配置成程序/数据空间 16K*16片上双存取的RAM 位程序编码的单指令重复和块重复操作 块内存移动指令，为了更好的程序和数据管理 一个32位长字操作数的指令 可以两个或三个操作数读的指令 可以并行存储和并行下载的算数指令 条件存储指令 快速中断返回 片上外设 软件可编程等待状态发生器和可编程分区切换电路 片上锁相环PLL时钟发生器，带有内部振荡器或用外部时钟源 两个多通道缓存串行口McBSP 增强的8位并行主机接口HPI8 两个16位的定时器 六通道直接内存访问控制器 可用IDLE1,IDLE2和ID

9、LE3指令控制功耗，以工作在低功耗模式下 时钟关断控制，以断开时钟输出信号CLKOUT 具有符合IEEE 1149.1标准的在片仿真接口JTAG 在3.3V电源(1.8V的核)下，单周期定点指令执行时间为10ns,相应的CPU运行速度100MIPS 可获得144个引脚的塑料的LQFP(PGE后缀)和一个144个引脚的球栅格阵列（BGA后缀）（2）CPLD控制逻辑 现场可编程逻辑门阵列（FPGA）和高性能数字信号处理器（DSP）是信号处理领域两大关键器件，FPGA和DSP的运算速度及并行处理能力成为制约高速信号处理应用的主要因素，FPGA以其设计灵活性及硬件高密度性在信号处理领域显示出越来越重要

10、的作用。该系统的CPLD控制逻辑采用XILIN的XC9536来完成，XC9536的可编程I/O引脚，可以实现DSP、SCC、A/D转换等所需的控制逻辑。XC9536是一个高性能CPLD ，提供先进的在系统编程和测试能力通用逻辑集成。它是由两个36V18功能块，提供800个可用门5 ns的传播延迟。该芯片具有如下特点： 5ns的引脚到引脚所有引脚上的逻辑延迟 fCNT到100MHZ 36个宏单元， 800个可用门 多达34个用户I / O引脚 5伏在线可编程（ISP ） 耐力10000编程/擦除周期 在整个商业的电压和编程/擦除温度范围 增强引脚锁定结构 灵活的36V18功能块 90产品方面推动

11、任何或全部18个宏单元在功能块 全球和产品的长期时钟，输出使能，设置复位信号 广泛的IEEE 1149.1边界扫描（JTAG ）支持 在每个宏单元，低功耗模式可编程 绝大部分输出可控 用户可编程的接地引脚功能 扩展的保护安全模块设计 高驱动24mA输出 3.3伏或5伏的I / O能力 先进的CMOS的5V FastFLASH技术 支持多个并行编程 XC9500兼容 可提供44引脚PLCC，VQFP 44针，48针，CSP封装 （3）A/D变换 系统接收时首先将模拟的语音信号通过A/D转换变为数字信号送入TMS320C5402DSP，发送时将数字调制信号通过D/A转换变为模拟信号后再上信道传输，

12、为此我们选择了TI公司单片集成AD和DA转换通道的音频模数和数模转换器320AD56作为系统的A/D转换器件，该器件采用转换方法，采样率为22.05kHz，带宽为8.8kHz，分辨率为16Bits，功耗为150mW，5 V单电源供电，同时320AD56的时钟可以直接与TTL、CMOS、或正的ECL逻辑电平相连。系统速度低，成本低。此设备的电源配置选项，可以通过串行接口进行编程。选项包括复位，功率下降，通信协议，串行时钟速率， TLC320AD56C的特点如下： 5 V单电源电压或5 V模拟和3 V数字电源电压 最大150mw的功耗（PD）的操作模式 典型掉电模式2.5mw 通用的16位信号处理

13、 2s-补数据格式 典型的DAC和ADC的87 dB的动态范围为85dB ADC总信号（噪声+失真）最低79 dB DAC总信号（噪声+失真）最低80 dB 整个设备的差分结构 内部参考电压（Vref） 内部64X超采样 串行接口 电话模式输出控制 系统测试模式，数字环回测试模式 支持不同的MCLK频率V.34采样率 支持业务的音频应用 可变转换率作为MCLK/512选择（4）闪烁存储器（Flash）Flash Memory是一个非易失性固态存储器，这种存储器的特点是在写之前要以块为单位执行擦除命令，即：使所有字节均变为0XFF，然后再写入数据，而且断电以后数据不丢失。我们采用AMD公司的AM

14、28F010作为系统的EPROM。AMD的闪存技术，保存文件可靠性高，可以擦除和编程10,000次。AMD的存储单元的设计了擦除和编程优化机制。该Am28F010使用12.0V5高电压VPP输入执行flasherase和Flashrite算法。AMD专有的非外延工艺，实现闭锁最高程度保护。Am28F010是字节编程可按照AMD的Flashrite的规划算法，使用10毫秒编程脉冲，Am28F010典型的室温编程时间为2秒。根据AMD Flasherase alrogithm批量擦除整个芯片需要10毫秒脉冲擦除。在室温下，完成典型的擦除不到一秒钟。结合多年的EPROM和EEPROM的生产经验，AM

15、D的闪存技术水平质量好，可靠性高和成本低。Am28F010芯片还具有如下特点： CMOS低功耗 30 mA最大工作电流 最大为100A待机电流 无数据保留功耗 读写/擦除10000次以上 写入和擦除电压12.0 V5 闭锁保护为100 mA从1 V至VCC为+1 V 微处理器/微控制器命令寄存器结构兼容写接口 片上的地址和数据锁存器 先进的CMOS闪存技术 低成本的单晶体管存储单元 自动写入/擦除脉冲停止定时器它工作所需的时序信号WE、RD、BCE由CP LD控制逻辑提供。AM28F010的工作电压为5V，容量为64k8bit，速度为150ns。 （5）串口通信模块MODEM从发送方串行接收数

16、据，然后经过调制将数字信号转换为模拟信号，最后通过线路传送到接收方。接收方也需要通过MODEM从线路上将信号解调，将模拟信号转换为数字信号，然后串行发送给接收方。本系统中为了实现串行通信，采用AM85C30作为串口通信控制器（SCC），AM85C30是AMD公司的Zilog系列产品， Am85C30是一个改进的控制器。改进的串行通信控制器(ESCC)是为使用8和16位的微处理器设计高速，低功率，多路通信外围设备。 它有两个独立模块，全双工信道和串口转并口，即并口转串口控制器。AMD独有的改进，使Am85C30在高速应用中更加容易，有效连接。Am85C30采用CMOS结构，是一种全双工双通道、多

17、数据协议的数据通信控制器，可以通过软件设置实现多种数据通信方式。AM85C30的每个通道都有一套自己的读/写寄存器集，所有通信模式都是通过操作写寄存器来实现的，同时所有状态判断都是通过操作读寄存器来实现的，随着数据接收/发送，读寄存器的值可能会发生变化，这些变化能触发程序活动或内部硬件设置变化。Am85C30芯片具有特点如下： Am8530最快的数据传输速率 8.192MHZ/ 2.048 Mb / s 10 MHZ / 2.5 MB / s 16.384 MHZ / 4.096 Mb / s 低功耗CMOS技术 引脚和功能兼容NMOS其他的CMOS 8530s 可以连接大部分CPU 与非复用

18、总线兼容 Am8530H对NMOS管改进 允许Am85C30更有效地用于高速应用 提高界面功能 两个独立的全双工串行通道 异步模式的特点 可编程停止位，时钟，字符长度和校验 断点检测/生成 帧错误检测，溢出，校验 同步模式功能 支持IBM的BISYNC，SDLC的，SDLC循环，HDLC，和ADCCP协议 可编程CRC发生器和校验 支持SDLC / HDLC框架控制，零插入和删除，中止，及冗余处理 SCC功能增强，支持使用DMA高速帧的接收 14位字节计数器 1019的SDLC / HDLC的 FIFO状态 两个独立控制通道 1019的FIFO启用时，不允许特殊接收锁定3个字节的数据的命令 本

19、地环路和自动回声模式 内部或外部字符同步 2 Mb / s的FM编码的发送和接收16.384 MHz的能力，使用内部数字锁相环产品 内部之间RXC到PCLK的同步和TXC到PCLK 用户能够消除在PCLK频率最高速率的1/4时发送或接收数据时所需的NMOS设备硬件外部同步2.2 RS232接口电路的设计 RS232标准的接口应能承受接口引脚中任何两个引脚的短接，而其本身及所联设备不受到损坏，其电平标准规定了双极性逻辑电平，即逻辑电平由电压幅值和极性共同来描述，输入的逻辑电平是3V到15V和3V到15V，电压3V到3V之间属于不确定的；输出的逻辑电平是5V到15V和5V到15V，电压5V到5V之

20、间属于不确定的。由此可知，RS232的电压和逻辑电平不能直接用于计算机电路，需要进行电平转换。在双MODEM系统中，采用了三片集成SN75196芯片作为RS232线路驱动器和线路接收器，以此来实现RS232和计算机电路之间的电平转换。SN75196是一种专用的多路RS232收发器，其驱动器/接收器数目为5/3，工作所需的电源电压为9V和5V。从标准转换SN75188和SN75189双极驱动器和接收器中， SN75196分别结合五个驱动和的三台接收器。SN75196的通用性设计减少零件基数，减少需要空间，并且UART和串口易连接。SN75196遵从TIA/EIA-232-F和ITU (以前CCI

21、TT) V.28标准。这些标准是为在主机和外围设备之间以20 kbit/s的信号率数据交换。对于互用性以120 kbit/s的信号率，推荐使用对TIA/EIA-423-B (ITU V.10)和TIA/EIA-422-B (ITU V.11)标准。电路图如下：图2 SN75196与串口电路图第3章 双MODEM的软件设计及其实现第3章 双MODEM的软件设计及其实现 3.1 系统初始化 系统上电工作之前，首先必须进行初始化。主要包括对TMS320C5402DSP的状态寄存器ST0 、ST1，处理器模式状态寄存器PMST，时钟模式寄存器CLKMD和软等待状态寄存器SWWSR的初始化。对AM85C

22、30通信口的初始化，包括设置合适的数据传输格式，数据传输波特率，中断允许寄存器等。3.2 中断服务程序中断服务处理子程序是通信应用程序的核心，当系统上电初始化时，在中断向量表的相应位置将初始化为一个临时中断服务处理子程序的入口地址，一旦初始化结束，每当一个指定的通信事件出现时，AM85C30将产生一次通信中断，CPU将依据此中断号查看中断向量表，调用执行所指向的新的中断处理程序，完成收/发处理。收数据的程序流程如图2所示：Y高于水位YNYNYNNYNY检查是否有错？有软流控否？有空间否？空间冗余度够吗？已发过流控吗？有硬流控吗？立即接收并处理收数据SPECIAL处理XON/XOFF流控处理溢出

23、不存且溢出计数累加发流控硬流控处理图2 收数据流程图发数据的程序流程图3所示：YYY不禁发NNYNNY发数据禁发且无请求吗？有请求吗？是XANY吗？有数据吗？取数据并发送清除待处理位并置发送结束标志位发XON/XOFF发XON有无数据？图3 发数据流程图3.3 环行缓冲区与帧结构 1. 环行缓冲区 在数据通信过程中，发送端和接收端都需要采用一定大小的缓冲区，缓冲区的操作需要采用先进先出（FIFO）的原则，即保证新插入的数据不能覆盖尚未处理的数据，采用环形缓冲区技术则可很好地解决这个问题，假设数据缓冲区为bufferlen，即长度为len的缓冲区 ，为了达到环形缓冲区操作的目的，需要定义一控制块

24、结构： typedef struct Int cnt； int rdi； int wri； int *buf； BCB cnt域表示当前缓冲区内的数据长度，rdi表示从当前环形缓冲区中读取数据的指针位置，wri表示往当前环形缓冲区中存放数据的指针位置，buf指针指向缓冲区的首地址。2.帧结构 由于双MODEM系统接收数据时要依据误码率的高低在两条线路间进行智能切换，有选择性地接收，从而实现数据的高可靠性传输。误码率的大小虽然是衡量线路传输状况的指标 ，但它是一个长期统计的结果，与当前线路传输质量无线性比例关系，在一小段时间内，有可能误码率高的线路传输的数据更正确，由于这种长期统计和短时数据的正

25、确与否无线性比例关系，如果直接用数据流方式进行热切换，就存在误判并导致数据的误收和对短时突发误码反映迟钝和误码扩大的现象。因此必需将数据以一定长度为单位划分为一个个的帧（frame），再以帧为单位结合误码率进行判断、切换，这样就可以把误码发生的位置定位在一帧长度内，使切换更准确，数据更可靠，在分帧切换当中，发送端先将数据装帧打包，帧结构至少应包括帧号、帧数据长度、帧数据等。为此，我们定义了下图所示的帧结构。flag帧号帧长帧数据CRCflag图4 帧结构帧结构采用类似HDLC的帧结构，帧起止标志固定为0x7e的8位数据，两端以0结束，中间是六连1，便于与帧数据相区分，帧结束标志与帧开始标志相同

26、。CRC采用16位的M序列，为了提高CRC校验的计算速度，采用了查表法。 第4章 结束语第4章 结束语 实际信道都不是理想的无差错信道，所传输的数据总会出现一定的误码。为此，我们采用高速DSP技术所设计的双MODEM系统，除了具有一般MODEM的通用功能之外，更主要的是可在有差错的信道中，实时地进行数据的高可靠性甚至无误码传输。实际线路测试结果表明该系统在工作条件范围内，当归一化信噪比17dB时，对511伪随机码的误码率Pe110-6，在中低速语音压缩编码后使用双MODEM技术进行数据传输将有广阔的市场发展前景。参考文献参考文献【1】颜友均 DSP应用技术教程 中国电力出版社，2002【2】赵红怡 DSP技术与应用实例 电子工业出版社，2011