基于c54xdsp的基带调制解调器的设计.doc

1、 摘 要调制解调器是利用模拟通信网来完成一系列数据通信的关键设备之一。近些年来，随着科技的快速发展和数据通信业务量的日益增加以及业务范围的不断扩大化，对于Modem的传输速率以及性能指标相应的提出了更高标准的要求。由于DSP芯片具有有体积小、重量轻、使用灵活方便等优点，同时DSP技术具有数据处理能力强、运行速度快的特点 ，因此基于DSP技术的调制解调器在通信系统中得到越来越广泛的应用。本论文先简要阐述了C54xDSP系统的结构及工作原理，探讨了C54xDSP技术的优势所在。随后在论述调制解调器工作原理的基础上，给出了一种基于C54xDSP的通用基带调制解调器的设计。该调制解调器硬件以C54x

2、DSP芯片为核心，包括FPGA/CPLD、可编程开关电容滤波器、A/D变换器、D/A变换器、编解码器、RS-232异步通信接口电路及时钟电路等。调制解调器软件包括:外设接口初始化、接收、发送、编码、基带调制、滤波、载波同步、位同步、解调、帧同步等。关键词：基带；调制解调器；DSP；滤波；编码ABSTRACTModem is one of the equipment which uses a communications network to complete a series of data communications. In recent years, with the rapid pro

3、gress in science and technology and data communication built increasing and business scope of the struggle, for both modems transmission speed and performance indicators corresponding offered a high standard required. DSP chip with advantages of a small size, weight and more convenient use while DSP

4、 technology have a strong data processing ability, high running speed, therefore, based on the DSP technology in a communication system modem are increasingly wide application.This paper briefly describes the first c54xdsp system structure and working mechanism, c54xDSP benefits of work. Then the mo

5、dem works on the basis of giving a general c54xdsp based on the design project with your modem. The modem hardware c54x DSP to chip at the core, including FPGA/CPLD, programmable switch a filter and a d change and d a varied and codec, RS -232 asynchronous communication interface and the electrical

6、circuits. A modem peripheral interface software includes: initialize, receiving and sending, coding, base with modulation, filtering, the carrier waves synchronization, synchronous and demodulates and a frame alignment, etc. At last its the DSP mobile communications technology in wireless systems an

7、d developing prospect.KEY WORDS: Base-band ; Modem ;DSP; Filtering ;Encoding目 录第1章 绪论11.1 DSP技术11.2 C54xDSP芯片21.3 基带调制解调器原理及应用3第2章 系统设计方案42.1 对设计的技术要求42.2 设计背景42.2.1 DSP系统构成及设计42.2.2CCS集成开发环境52.3 总体设计方案62.3.1调制与解调原理62.3.2 硬件选择8第3章 基于C54x DSP的通用基带调制解调器硬件设计93.1 C54xDSP应用系统的硬件设计93.1.1 C54xDSP芯片的电源设计93.

8、1.2 时钟的考虑93.1.33V 和5V混合逻辑设计103.2 基于C54xDSP调制解调器硬件系统的设计103.3 QPSK调制解调器的设计与实现123.4 信号流程143.5 硬件原理图说明14第4章 基于C54x DSP的通用基带调制解调器软件设计174.1 C54x DSP的软件设计174.1.1 TMS32C54混合编程的规范174.1.2 C54x DSP的软件设计流程图184.2 基带调制解调的数字实现184.3 QPSK调制解调器的设计与实现194.3.1数字滤波算法的 DSP定点实现204.3.2调制解调算法的DSP实现244.4数据测试274.5 结语30参考文献31致

9、谢33附录1：模拟输入/输出通道电路34附录2：英文原文35附录3：中文译文44第1章 绪论二十多年时间里，数字信号处理已经在通信等领域得到普遍的应用。TMS320C54xDSP 是TI 公司在继TMS320C1X、TMS320C2X 和TMS320C5X 之后推出的16 位定点数字信号处理器。此系列DSP 芯片运用修正的哈佛结构,数据与程序分开存放,8 条高速并行总线的内部。片上集成有存储器和在片的外设,和专门用途的硬件逻辑。功能强大的指令系统,使该芯片具有很高的处理速度和广泛的应用适应性,由于C54xDSP有功耗小、成本低等特点,被广泛应用于移动通信、软件无线电等领域。本课题介绍的基于C5

10、4x DSP 的基带调制解调器应用于软件无线电领域。Modem中的基带调制解调器的优势在于它有完全的物理互换性能和灵活的系统结构。1.1 DSP技术数字信号处理(Digital Signal Processing，简称DSP)是一种独特的微处理器，它通过数学技巧执行转换和提取信息，来处理和现实信号，这些信号由数字序列表示。它不仅具有可编程性，而且其实时运行速度可达每秒数以千万条复杂指令程序，远远超过通用微处理器，是数字化电子世界中日益重要的电脑芯片。它的强大数据处理能力和高运行速度，是最值得称道的两大特色。DSP优点：容易实现集成，可以时分复用，共享处理器；方便调整处理器的系数实现自适应滤波，

11、可用于频率非常低的信号。其DSP缺点是：需要模数转换；受采样频率的限制，处理频率范围有限；但是其优点远远超过缺点1。 由于DSP芯片的问世，使得数字信号处理技术在数据传输领域中的应用更加引起重视。DSP产业在约40年的历程中经历了三个阶段：第一阶段，DSP意味着数字信号处理，并作为一个新的理论体系广为流行；随着这个时代的成熟，80年代开始DSP进入了发展的第二阶段，在这个阶段，DSP代表数字信号处理器，这些DSP器件使我们生活的许多方面都发生了巨大的变化； 21世纪DSP发展进入第三个阶段，市场竞争更加激烈，TI及时调整DSP发展战略全局规划，并以全面的产品规划和完善的解决方案，加之全新的开发

12、理念，深化产业化进程。成就这一进展的前提就是DSP每MIPS价格目标已设定为几个美分或更低。接下来又催生了第三阶段，这是一个赋能(enablement)的时期，我们将看到DSP理论和DSP架构都被嵌入到SoC类产品中。内核结构的不断完善，多通道的结构和单指令多重的数据(SIMD)、特大指令字组(VLIM)将在新的高性能处理器中占主导地位，它将是DSP在的未来发展趋势2。DSP 和数字信号处理功能很差的低成本微处理器融合起到了很好的互补作用，同时多数应用中均需要具有智能控制和数字信号处理两种功能，多媒体和互联网的应用需要将进一步加速这一融合过程。 1.2 C54xDSP芯片TI公司现在主推四大系

13、列DSP中C5000系列（定点、低功耗）：C54X，C54XX，C55X 相比其它系列的主要特点是低功耗，所以最适合个人与便携式上网以及无线通信应用，如手机、PDA、GPS等应用。TMS320C54x是为实现低功耗，高性能而专门设计的定点DSP芯片，它的中央处理单元采用优化的哈佛结构，包含1条程序总线，3条数据总线和4条地址总线，具有高度的并行性，且功耗很低。可满足多种实时嵌入式系统的需要3。C54x属于TI的C5000系列的产品，C54x系列是针对低功耗、高性能的高速实时信号处理而专门设计的定点DSP，广泛应用于无线通信系统中，它的CPU具有下列特征： 采用改进的哈佛结构，一条程序总线(PB

14、)、三条数据总线(CB、DB、EB)和四条地址总线(PAB、CAB、DAB、EAB)； 40bit的算术逻辑单元(ALU)以及一个40bit的移位器和两个40bit的累加器(A、B)，支持32bit或双16bit的运算。 17bit17bit的硬件乘法器和一个40bit专用加法器的组合(MAC)可以在一个周期内完成乘加运算； 比较、选择和存储等单元能够加速维特比译码的执行。 专用的指数编码器(EXP encoder)能够在一个周期内完成累加器中40bit数值的指数运算。单独的数据地址产生单元(DAGEN)和程序地址(PAGEN)产生单元，能够同时进行三个读操作和一个些操作4。DSP技术广泛的应

15、用于语音处理，图像/图形，军事，仪器仪表，自动控制，医疗，家用电器等。1.3 基带调制解调器原理及应用调制解调器，即Modem，是计算机与电话线之间进行信号转换的装置，由调制器和解调器两部分组成，调制器是把计算机的数字信号（如文件等）调制成可在电话线上传输的声音信号的装置，在接收端，解调器再把声音信号转换成计算机能接收的数字信号。它是为数据通信的数字信号在具有有限带宽的模拟信道上进行远距离传输而设计的，它一般由基带处理、调制解调、信号放大和滤波、均衡等几部分组成。调制是将数字信号与音频载波组合，产生适合于电话线上传输的音频信号（模拟信号），解调是从音频信号中恢复出数字信号。目前调制解调器主要有

16、两种：内置式和外置式。内置式调制解调器其实就是一块计算机的扩展卡，插入计算机内的一个扩展槽即可使用，它无需占用计算机的串行端口。它的连线相当简单。外置式调制解调器则是一个放在计算机外部的盒式装置，它需占用电脑的一个串行端口，还需要连接单独的电源才能工作，外置式调制解调器的连接也很方便，phone和line的接法同内置式调制解调器。但是外置式调制解调器得用一根串行电缆把计算机的一个串行口和调制解调器串行口连起来，这根串行线一般随外置式调制解调器配送。调制解调器的一个重要性能参数是传输速率，56K的调制解调器已经成为市场的主流产品。CCITT建议调制解调器的V.34标准，其最大的特点是自适应速率传

17、输，即在传输过程中，根据当地用户线路的质量好坏，产品有自动调节传输速率的功能，这样能使所在地区线路不佳的联网用户也可以享受到高速传输的连接效果。而V.37标准具有9600128000bps信号速率、四线全双工通信方式、同步、单边带调制方式和60108kHz基群电路等功能；v.42标准具有56000bps信号速率、全双工通信方式、同步和拥有数据压缩及差错控制技术等功能5。 第2章 系统设计方案2.1 对设计的技术要求本课题主要讨论调制解调的硬件设计和数字实现方法。硬件包括FPGA/CPLD、可编程开关电容滤波器、A/D变换器、D/A变换器、编解码器、RS-232异步通信接口电路及时钟电路等。软件

18、设计包括基带波形合成技术、接收匹配滤波技术、数字调制解调技术，算法的实现等内容。2.2 设计背景2.2.1 DSP系统构成及设计图2-1所视为一个典型的DSP系统。输出抗混叠滤 波A/DDSP芯片D/A平滑滤波输入图2-1 典型的DSP系统 设计DSP应用系统，选择DSP芯片是非常重要的一个环节。只有选定了DSP芯片，才能进一步设计其外围电路及系统的其他电路。总的来说，DSP芯片的选择应根据实际的应用系统需要而确定。一般来说，选择DSP芯片时应考虑到如下诸多因素。如DSP芯片的运算速度、价格、硬件资源、运算速度、开发工具等6。DSP系统的设计流程如图2-2：开始系统需求分析软硬件功能划分硬件接

19、口设计软件模块划分硬件设计软件模块开发硬件调试软件调试系统联调满足要求结束分析原因否是图2-2 DSP设计流程图2.2.2 CCS集成开发环境CCS（Code Composer Studio）是TI推出的用于开发其DSP芯片的集成开发环境，他采用WINDOWS风格界面，集编辑，编译，链接，软件仿真，硬件调试及实时跟踪等功能于一体，极大地方便了DSP程序的设计和开发设计设计方案编辑和生成编辑源文件生成代码调试 语法检查断点设置分析 实时调试统计，跟踪图2-3 CCS集成开发环境如图2-3所示，CCS集成的源代码编辑环境，使程序的修改更为方便；CCS集成的代码生成工具，使开发设计人员不必在DOS窗

20、口敲大量的命令及参数；CCS集成的调试工具，使调试程序一目了然，大量的观察窗口使程序调试得心应手7。2.3 总体设计方案2.3.1调制与解调原理1 调制原理数字频率调制的基本原理是利用载波的频率变化来传递信息, 又称为数字调频, 即频移键控(FSK)。FSK调制方式根据前后符号的载波相位是否连续,又分为相位不连续的频移键控与相位连续的频移键控(CP - FSK) 实现数字频率调制的一般方法有两种, 直接调频法和键控法。直接调频法即连续调制中的调频(FM) 信号的产生方法,是将输入的基带脉冲去控制一个振荡器的参数而改变振荡频率,这种方法实现容易,输出的波形相位是连续的,但电路的振荡频率稳定性较差

21、; 键控法是用数字信号去控制两个独立振荡器,两个门电路按数字信号的变化规律通断。实现原理图如图2-4 所示: 相加频 移键 控信 号输 出控制电路F0振荡器F1振荡器门1门2输入数码图2-4 相位不连续频移键控信号的产生原理框图方法的特点是转换速度快,波形好,频率稳定度高,但由于对两个独立的振荡器进行键控,得到的波形相位会失去连续性,因此通常只采用一个振荡器,它产生基准振荡频率,送入可控数字分频器进行分频,分频频率由输入数字信号决定。当信号为“1”时,分频比为N1 ,当信号为“0”时,分频比为N2 。这样就可以产生两种不同的分频脉冲输出,再经过整形就得到精确的FSK 音频正弦信号8。本次设计采

22、用的是后一种方法。2 解调原理：实现数字调频信号的解调方法有鉴频法、过零检测法、差分检波法,在本次实现中采用差分检波法(属于相干解调法) 。差分检波器原理框图如图2-5 所示:带通滤波器相乘低通滤波器输出输入图2-5 差分检波器原理图差分检波法基于输入信号与其延迟的信号相比较,信道上的延迟失真将同时影响相邻信号,故不影响最终的鉴频效果,其实现受条件cos(Wc)= 0的限制。为实现软件仿真FSK调制与解调,用数据文件模拟要被调制的数字基带脉冲输入信号:数码1代表频率f1 = 2100Hz,数码0代表频率f0 =1300Hz;码率Fb = 1200bps ;采样周期为9600Hz ,采用96 点

23、正弦波调制,得到输出信号X( n) =Asin ( t) ) ,输入数据文件为每个脉冲6 个采样点;在FSK信号接收端解调该调制信号,取延迟样点k=4，得到输出信号v(n)= s(n)s( n - k),经低通滤波器滤除高频成分,即恢复FSK 解调信号9。2.3.2 硬件选择该调制解调器硬件以C54x DSP芯片为核心，包括FPGA/CPLD、可编程开关电容滤波器、A/D变换器、D/A变换器、编解码器、RS-232异步通信接口电路及时钟电路等。外围电路包含：程序存储器，采用的是TMS27C512芯片；电平转换电路，采用74AC16245芯片，实现DSP芯片外部接口逻辑电平(3.3 V)和其他器

24、件的接口逻辑电平(5 V)的转换；电源电路，采用TPS7333和TPS7301芯片，分别实现5 V3.3 V和5 V1.8 V的DC-DC转换，产生的1.8 V和3.3 V电源分别给DSP芯片的内核和外部接口供电；复位电路采用MAXIM公司的MAX706ESA芯片，用于整个系统的复位10。第3章 基于C54x DSP的通用基带调制解调器硬件设计3.1 C54xDSP应用系统的硬件设计虽然DSP有强大的数据处理功能，但单独一个DSP芯片是无法使用的，它必须和其他相应的外围器件一起才能构成一个完整的系统。一个DSP硬件系统包括电源电路，复位电路，电平匹配电路，信号输入与输出电路等。3.1.1 C5

25、4xDSP芯片的电源设计电源的考虑（1） DSP一般有五类电源引脚：即CPU核电源引脚，I/O电源引脚，PLL电源引脚，模拟电路电源引脚（必须与数字电源分开），FLASH编程电源引脚；（2） 每个电源与地引脚都必须接，不能悬空不接；（3） 每个芯片的电源需加旁路电容0.01-0.1uF(瓷片)；（4） 电源功率大小；（5） 电源上电次序，推荐首先给CPU核充电，其次给I/O充电，再给模拟部分供电，然后才能加外部输入信号；建议使用TI公司的电源方案：C5000-TPS767D318,TPS767D301。C54xDSP系列芯片大部分采用低电压设计，这样可以大大节约系统的功耗，该系列芯片电源分为两

26、种，即内核电源与I/O电源，其中I/O电源一般采用3.3V设计，而内核电源采用3.3V,2.5V或更低的1.8V电源。降低内核电源的主要目的是为了降低功耗 11。3.1.2 时钟的考虑（1） 系统能否正确，可靠的工作，时钟是关键。（2） TI DSP有以下几种时钟配置方案：内部震荡器；外部震荡器；片内集成有PLL,对输入时钟进行倍频和分频。（3） 选择时钟芯片：同步要求；单一晶体，多时钟输出；成本低。（4） 布线要求尽量近，注意滤波电路。3.1.3 3V 和5V混合逻辑设计采用5V 和3.3V供电的芯片所在的同一电路系统中存在混合逻辑设计问题。（1） 5VTTL器件驱动3.3VTTL器件由5V

27、TTL,3.3VTTL的电平转换标准是一样的，因此，如果3.3V器件能够承受5V电压，直接连接从电平上来说是完全可以的。（2） 3.3VTTL器件（LVC）驱动5VTTL器件，由于两者的电平转换标准是一样的，因此不需要额外的器件就可以将两者直接相连。3.2 基于C54xDSP调制解调器硬件系统的设计调制解调器硬件以C54x DSP芯片为核心，包括FPGA/CPLD、可编程开关电容滤波器、A/D变换器、D/A变换器、编解码器、RS-232异步通信接口电路及时钟电路等，如图3-1所示。图3-1硬件设计框图发送功能和接收功能设计：发送功能框图如图3-2 所示： 图3-2发送功能框图接收功能框图如图3

28、-3所示：图3-3接受功能框图载波同步模块如图3-4下所示：图3-4载波同步模块图3.3 QPSK调制解调器的设计与实现基于C54X DSP 的实用无线基带QPSK 调制解调器的具体实现(1) 硬件设计系统由三大部分组成。第一部分是DSP 主系统部分。实现对信号的调制解调及编码等。它由DSP 芯片及外围电路组成。DSP 芯片采用的TMS320VC5402 ,外围电路包含程序存储器,采用SST39VF800 ,用于固化程序代码。数据存储器采用IDT71V016 , 用来扩展内部RAM。电平转换芯片,采用74LVC4245 ,实现DSP 芯片外部接口逻辑电平(3. 3V) 和其他芯片的接口逻辑电平

29、(5V) 的转换。电源模块采用TPS767D318 ,用来产生供DSP 的I/ O 和内核的3. 3V 和1. 8V 电源12。第二部分是FPGA 模块,主要用来实现上、下变频及成形滤波和抗混叠滤波等,本部分采用ALTERA 公司的EPF10K30 等组成。第三部分是A/ D、D/ A 转换部分。A/ D 转换芯片采用TLC2543 ,基带模拟信号经TLC2543转换成数字信号后经串口进入DSP ,进行编码、调制等处理后送入中频。D/ A 转换芯片采用TLC5618 ,从中频接收来的数字信号,经过解调、译码处理后从串口输出,通过TLC5618 转换成基带模拟信号。限于篇幅,笔者只给出本方案中F

30、PGA 与DSP 的HPI 口相连的原理图(如图3-5 所示) 及详细操作过程。图3-5 FPGA 与DSP 的HPI 口相连的原理图如图3-5 所示,FPGA 与DSP 通过HPI 口的8根数据线HD交换数据,由于5402 的数据线宽度是16 位,因此,FPGA 与DSP 之间的数据传输必须包含两个连续的字节。HBIL 引脚信号用来确定传输的是第一个还是第二个字节。HCNTL0 和HCNTL1 用来控制哪个HPI 寄存器被访问,并且表示对寄存器进行哪种访问。这两个输入与HBIL 一起由FPGA 驱动。使用HCNTL0/ 1 ,主机可以指定对三个HPI 寄存器的访问:HPI 控制寄存器(HPI

31、C) 、HPI 地址寄存器(HPIA) 或HPI 数据寄存器(HIPD) 。HPIA 寄存器可以使用自动增寻址方式访问,在自动增模式下,一次数据读操作会使HPIA 在数据读操作后增加1 ,而一个数据写操作会使HPIA 操作前预先增加1。通过写HIPC , FPGA 可以中断5402 ,并且HINT 输出可以被5402 用来中断FPGA ,FPGA 通过写HPIC 来应答中断并清除HINT 。HRDY引脚允许为准备输入的FPGA 插入等待状态,这样可以调整FPGA 对5402 的访问速度。FPGA 上电复位完毕后, HPIENA 脚被拉高,使DSP 的HPI 口可用。当DSP 初始化完毕,可以接

32、收FPGA 发送的数据时,HRDY脚输出高电平,同时HINT 输出中断信号,通知FPGA 可以开始传输数据。FPGA 检测到HINT 拉低后,向DSP 的HCNTL1、HCNTL0 写入01 ,表示访问HPIA 寄存器,此时应注意写到HPIA 寄存器的堵住应该期望存放地址减1 ,这是由于在自动增址模式下,一个数据写操作会使HPIA操作前预先增加1。HPIA 寄存器初始化完毕之后,就可以向HPID 寄存器写数据,HPIA 的自动增址特性可以有效的实现FPGA 对HPI 存储器的连续访问。在对HPID 的连续写操作过程中,要注意合理的控制HBIL 脚的输出来通知DSP 当前传输的是第一个字节还的第

33、二个,如果字节的传输顺序被破坏,则数据可能会丢失,从而产生不可预测的结果13。当所有的数据都传输完毕之后,FPGA 向HPIC 的HINT 位写1 来清除中断,HINT 引脚变为高电平,同时FPGA 通过向DSPINT 位写1 来中断DSP。DSP 检测到中断后,把FPGA 写入HPI 存储区的数据转存到其他地址供后续程序处理,并重新向FPGA产生HINT 中断信号,从而周而复始的接收FPGA 传输过来的数据。如图3-6 所示为FPGA产生的各信号的时序波形。图3-6 FPGA与DSP写数据的时序3.4 信号流程1接收信号流程 由射频部分送来的基带DQPSK调制信号(f0=7.2 kHz)，进

34、入带通滤波器MAX295EWE，滤除带外噪声，然后进入运算放大器(TL084)放大至适当电平(03 V变化范围)。放大后的信号由模数转换器AD7862进行量化，量化后的数据进入DSP芯片，通过软件编程进行DQPSK解调、维特比译码和解交织等，得到原始信息码。DSP将该信息码送给Intel8251A，转化成9.6 kb/s的UART数据流，最后经MAX232EESE转变成RS-232电平(12 V)送往数据终端。2. 发送信号流程 由数据终端送来的RS-232 UART数据流(9.6 kb/s)，经MAX232转变成TTL电平，进入Intel8251A形成并行数据，作为原始信息码，进入DSP芯片

35、，进行卷积编码、交织编码和正交DQPSK调制，然后进入数模转换器AD8582，输出信号由滤波器MAX295EWE进行限带后由放大器(TL084)放大至适当幅度，送至射频部分14。3.5 硬件原理图说明附录1是用于基带DQPSK MODEM实际应用电路的原理图。该系统的数据速率为9600 b/s，调制方式为DQPSK。该四张图所描述的电路的功能分别介绍如下：(1)是DSP主系统及部分外围电路，主要包含： 图3-7是主系统TMS320VC5402DSP 芯片，整个系统的核心，负责对通信信号的处理，如调制解调、信道编译码、滤波、均衡等。图3-7 DSP主系统 图3-8是TMS27C512程序存储器，

36、用于装载DSP程序代码：图3-8TMS27C512程序存储器(2)模拟输入输出通道电路（详见附录1），主要包含： AD7862(A/D电路)，完成模数转换的功能； AD8582(D/A电路)，完成数模转换的功能； MAX295EWE(数字滤波电路)，对接收和发送的基带信号分别进行滤波； TL084(运放电路)，对接收和发送的基带信号分别进行放大。（3）图3-9是FPGA芯片EPF10K20(大规模可编程逻辑器件), 负责整个系统的时序产生和逻辑控制，如时钟分频、地址译码、控制信号产生等图3-9 FPGA芯片EPF10K20第4章 基于C54x DSP的通用基带调制解调器软件设计4.1 C54x

37、 DSP的软件设计4.1.1 TMS32C54混合编程的规范规范之一：变量和函数的命名。对于在全局范国内使用的变量和函数，如果希望它们在c语言和汇编编写的程序都可以被访问的话，应遵从如下的规则：在c语言和汇编语言中均需要声明它是全局的，对函数而言还必须在C语言中给出准确的函数原型说明15；在c语言中保持“自然”的命名，而在汇编语言中该名字需加一个下划线函数调用。规范之二：寄存器资源的使用。鉴于c语言程序主要是由编译器完成资源的分配，编程人员可将其视作是一个黑盒，不必追究其内在的细节；而在汇编语言中则由编程人员手工安排资源，所以要特别注意其使用规则应与c语言保持一致。故对于与c语言接口的汇编程序

38、子函数而言，其寄存器使用规则如下： (1)在子程序中自由使用的有，AR0，AR2R5，A,B，BRC，T等； (2)对于AR1,AR6,AR7，ST0,ST1这些寄存器，在子程序中如果要改变它们，需要先将其在堆栈中保护起来，在程序结束时再将从堆栈中弹出，恢复调用前的数值； (3)在C语言中，状态标志有固定的缺省数值，可以通过查表获得。但建议不要使用缺省数值，在汇编程序中最好按照自己的要求显式地设置状态位。参数传递。c语言和汇编语言间的相互调用主要通过累加器A和堆栈来传递多数。在没有调用函数时，堆栈中先压入第二个参数以后的其他参数(包含第二个参数)，最后一个参数压在堆栈的最下方，即按逆序压栈。然

39、后将第个参数放在A中并调用函数，这时程序的返回地址将被自动压栈。在子函数中，根据图的次序，使可以准确地获得参数。如果在该函数中仍然要调用其他的两数，其方法同上。当函数有返回值时，它在返回前被放在A中。在函数返回时，按照反方向依次调整堆栈指钟。作为前缀16。规范之三：堆栈的使用。在图中可以看到堆栈在混合编程中所起的重要作用。它不仅是参数传递和函数调用的数据“仓库”，而且还是整个程序中的一个基准数据区，可以用来保存现场环境，还可以用来分配局部数据。为了方便调用参数的寻址和局部数据的分配，在C语言中CPL始终保持1，即采用SP来进行直接寻址17。4.1.2 C54x DSP的软件设计流程图初始化采样

40、结束调用各信号处理算法模块处理计算各种参数输出结果NY图4-1C54xDSP软件设计流程图4.2 基带调制解调的数字实现基带调制解调器软件包括异步串行口的初始化、接收、发送、卷积编码、交织、去交织、基带调制(含差分编码、格雷编码)、成形滤波、载波调制、匹配滤波、载波同步、位同步、差分解调、帧同步等。Coswctk波形合成波形存储波形合成DAC信道DAC数字滤波数字滤波Qn图4-2 基带调制解调数字实现部分框图SinwctkCoswctkSinwctk数字调制数字解调In发送端波形合成完成发送滤波器(基带成形滤波器)的功能，接收端数字滤波器(匹配滤波器)完成接收滤波器的功能。数字调制对发送端同相

41、与正交两路基带信号的样本值进行正交幅度调制，产生16QAM已调信号样本值，再经DAC(数字模拟变换器)输出，将16QAM已调信号送到线路上。在接收端经过ADC(模拟数字变换器)转换后进行数字解调，将16QAM已调信号恢复成同相和正交两路基带信号18。 4.3 QPSK调制解调器的设计与实现调制是为了信号特性与信道特性相匹配，不同类型的信道特性相应地存在不同类型的调制方式。调制的最终目的就是尽可能地减少占用宽带，尽可能地提高信号传输速率和质量。由于无线信道是时变信道，存在严重多径和衰落等不利于数据传输的因素，因此，选择适合于无线信道传输的数字调制方式是非常重要的。QPSK正交相移键控，是一种数字

42、调制方式。与模拟调制相比，具有更好的抗噪声性能和更强的抗信道衰落能力等。数字信号处理器使人们可以完全用软件实现数字调制器和解调器19。4.3.1数字滤波算法的 DSP定点实现DSP分为定点和浮点两种，下面以定点DSP芯片为例，讨论FIR滤波器实现的几个关键问题。1. 定点数的定标：在定点DSP芯片中，采用定点数进行数值运算，其操作数一般采用整型数来表示。一个整型数的最大表示范围取决于DSP芯片所给定的字长，一般为16位或24位。显然，字长越长，所能表示的数的范围越大，精度也越高。在滤波器的实现过程中，DSP所要处理的数可能是整数，也可能是小数或混合小数；然而，DSP在执行算术运算指令时，并不知

43、道当前所处理的数据是整数还是小数，更不能指出小数点的位置在哪里。因此，在编程时必须指定一个数的小数点处于哪一位，这就是定标。通过定标，可以在16位数的不同位置上确定小数点，从而表示出一个范围大小不同且精度也不同的小数。例如：在Q15中，1080H=0.12890625；在Q0时，1080H=4224。在使用定点DSP时，如何选择合适的Q值是一个关键性问题。就DSP运算的处理过程来说，实际参与运算的都是变量，有的是未知的，有的则在运算过程中不断改变数值，但它们在一实际工程环境中作为一个物理参量而言都有一定的动态范围。只要个动态范围确定了，Q值也就确定了。因此，在程序设计前，首先要通过细致和严谨的

44、分析，找出参与运算的所有变量的变化范围，充分估计运算中可能出现的各种情况，然后确定采用何种定标标准才能保证运算结果正确可靠。这里，所讨论的理论分析法和统计分析法确定变量绝对值最大值|max|，然后根据|max|再确定Q值。但是，DSP操作过程中的意外情况是无法避免的，即使采用统计分析法也不可能涉及到所有情况。因此，在定点运算过程中应该采取一些判断和保护措施（特别是在定点加法中）。另外，在数字信号处理中的大量运算是乘法和累加，应尽量采用纯整数或纯小数运算，即全部变量都用Q0或Q15格式表示。这样做的好处是操作简单、编程方便。只有当纯整数或纯小数运算不能满足变量的动态范围和精度要求时，才采用混合小

45、数表示法进行定点运算20。2. 误差问题：因为在用定点DSP实现时，所有的数据都是定长的，运算也都是定点运算，因而会产生有限字长效应。所产生的误差主要包括：数模转换引起的量化误差、系数量化引起的误差以及运算过程中的舍入误差。在用定点DSP时，产生误差是不能避免的，但是可以通过一些方法减小误差。如，可以用两个存储单元来表示一个数，运算时使用双字运算；可以根据需要要将滤波器系数都用双字表示，也可以只将一半的系数用双字表示，视需要而定。另外，FIR数字滤波器和IIR数字滤波器所引入的量化误差是不一样的。FIR数字滤波器主要采用非递归结构，因而在有限精度的运算中都是稳定的；而IIR数字滤波器是递归结构

46、，极点必须在z平面单位圆内才能稳定，这种结构运算中的四舍五入处理有时会引起寄生振荡。除了有限字长效应以外，不同结构引入的误差也有所不同。在实际设计中，要注意实现中的误差问题。在选择不同的结构时，应考虑它们所引入的误差，并用高级语言进行定点仿真，以比较不同结构下误差的大小，从而作出合理选择21。3. 循环寻址循环寻址（circular addressing）是DSP中经常用到的一种寻址方式。该寻址方法可以对一块特定存储区实现循环的操作。可以把循环寻址理解为实现一个滑动窗，新数据引入后将覆盖老的数据，便得该窗中包含了需处理的最新数据。在数字信号处理中的FIR、卷积等运算中，循环寻址具有极其重要的意义。在TI的DSP中，循环寻址通过如下方法实现22。设定BK（寄存器块大小）值，以确定循环寻址缓冲区的大小，也可将它看作是循环的周期。设定缓冲区的底部地址。必须注意：其低N位为零，其中N为最小