利用锁相环设计制作频率合成器.doc

1、锁相环频率合成器 目录设计任务4设计要求4设计方案及比较4系统电路设计及参数计算12产品制作及调试13电路原理图15实验结果和数据处理18实验测试数据21问题与讨论23心得体会：25附录26参考文献34设计任务：1、熟悉锁相环和频率合成器的基本结构原理，熟悉相关芯片的性能参数及使用方法。 2、利用锁相环设计的频率合成器，当输入频率100Hz时，用一片CD4046、三片CD4522时，实现输出100Hz99.9kHz。 设计要求：1、测VCO曲线，即压控振荡器曲线； 2、测VCO中心频率f。； 3、测VCO增益：K=f/V； 4、测锁相环锁定范围：fLfH； 5、求频率合成器的阶数。设计方案及比

2、较（设计可行性分析）1999可变分频器方案方案一：采用三级74HC160十进制同步加法计数器进行1999任意可变分频。采用置数法分频。其优点是74HC160常用，且价格相对较低。其缺点是74HC160为同步置数，电路实现和拨码置数的计算较为复杂。方案二：采用CD4522十进制异步减法计数器实现1999任意可变分频。其缺点是新片成本相对较高，其优点是实现容易，且拨码置数比较容易。考虑到实现的容易，选用方案二。锁相环基本原理：锁相环（PLL）是一个相位跟踪系统。它包括三个基本部件，鉴相器（PD）环路滤波器（LF）和压控振荡器（vco）设参考信号（1）式中ur为参考信号的幅度，r为参考信号的载波角频

3、率r(t)为参考信号以其载波相位rt为参考时的瞬时相位若参考信号是未调载波时，则r(t)=1=常数。设输出信号为（2）式中Uo为输出信号的振幅，o为压控振荡器的自由振荡角频率，o(t)为参考信号，以其载波相位ot为参考时的瞬时相位,在VCO未受控制前他是常数，受控之后他是时间函数。则两信号之间的瞬时相位差为（3）由频率和相位之间的关系可得两信号之间的瞬时频差为（4）鉴相器是相位比较器，他把输出信号uo(t)和参考信号ur(t)的相位进行比较，产生对应于两信号相位差e(t)的误差电压ud(t)。环路滤波器的作用是滤除误差电压ud(t)中的高频成分和噪声，以保证环路所要求的性能，提高系统的稳定性。

4、压控振荡器受控制电压uc(t)的控制，uc(t)使压控振荡器的频率向参考信号的频率靠近，于是两者频率之差越来越小，直至频差消除而被锁定。因此，锁相环的工作原理可简述如下：首先鉴相器把输出信号uo(t)和参考信号ur(t)的相位进行比较，产生一个反应两信号的相位差e(t)大小的误差电压ud(t)，ud(t)经过环路滤波器的过滤得到控制电压uc(t)。uc(t)调整VCO的频率向参考信号的频率靠拢，直至最后两者频率相等而相位同步实现锁定锁定后两信号之间的相位差表现为一固定的稳态值。即 （5）此时，输出信号的频率已偏离了原来的自由频率o控制电压uc(t)=0时的频率，其偏移量由式（4）和式（5）得到

5、为这时输出信号的工作频率已变为（6）。由此可见，通过过锁相环路的相位跟踪作用，最终可以实现输出信号与参考信号同步，两者之间不存在频差而只存在很小稳态相差。定度的参考振动器锁定，环内串接任意数值的分频器，通过改变分频器的分配比N，从而就得到N倍参考频率的稳定输出。晶体振荡器输出的信号频率f1，经固定分频后（M分频）得到基准频率f1，输入锁相环的相位比较器（PC）。锁相环的VCO输出信号经可编程分频器（N分频）后输入到PC的另一端，这两个信号进行相位比较，当锁相环路锁定后得到：f1/M=f1=f2/N 故 f2=Nf1 (f1为基准频率)当N变化时，或者N/M变化时，就可以得到一系列的输出频率f2

6、。原理框图如下，锁相环路对稳系统设计总体思路系统原理框图及工作原理分析1、100Hz信号源设计（使用555定时器）555定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器、单稳态触发器及施密特触发器等脉冲产生与变换电路。它也常作为定时器广泛应用于仪器仪表、家用电器、电子测量及自动控制等方面。555 定时器的内部电路框图如下图所示：它内部包括两个电压比较器，三个等值串联电阻，一个 RS 触发器，一个放电管 T 及功率输出级。它提供两个基准电压VCC /3 和 2VCC /3555 定时器的功能主要由两个比较器决定。两个比较器的输出电压控制RS 触发器和放电管的状态。在电源与地

7、之间加上电压，当 5 脚悬空时，则电压比较器 C1 的反相输入端的电压为 2VCC /3，C2 的同相输入端的电压为VCC /3。若触发输入端 TR 的电压小于VCC /3，则比较器 C2 的输出为 0，可使 RS 触发器置 1，使输出端 OUT=1。如果阈值输入端 TH 的电压大于 2VCC/3，同时 TR 端的电压大于VCC /3，则 C1 的输出为 0，C2 的输出为 1，可将 RS 触发器置 0，使输出为低电平。它的各个引脚功能如下：1脚：外接电源负端VSS或接地，一般情况下接地。2脚：低触发端TR。3脚：输出端Vo4脚：是直接清零端。当此端接低电平，则时基电路不工作，此时不论TR、T

8、H处于何电平，时基电路输出为“0”，该端不用时应接高电平。5脚：VC为控制电压端。若此端外接电压，则可改变内部两个比较器的基准电压，当该端不用时，应将该端串入一只0.01F电容接地，以防引入干扰。6脚：高触发端TH。7脚：放电端。该端与放电管集电极相连，用做定时器时电容的放电。8脚：外接电源VCC，双极型时基电路VCC的范围是4.5 16V，CMOS型时基电路VCC的范围为3 18V。一般用5V。下图是设计出来的方波发生电路：R3接入电路有效电阻为R3*上升时间：T1=0.693（R1+R2+R3）C4上升时间：T1=0.693（R1+R3）C4频率：f=1.44/【（R1+R2+R3+ R2

9、）C4】占空比：q=（R1+R2+R3*）/（R1+R2+R3*+ R2）从理论上来计算，我们是不可能得到标准的占空比为50%的方波，但是从(R1+R3*） R2看，我们可以认为所得到的波形是标准方波。实测可调频率范围：74.15Hzf画PCB图制PCB板元器件焊接使用DXP软件制作PCB的原理图以及布线图画出电路原理图及PCB图电路原理图PCB布线设计图焊接作品图1焊接作品图2器件清单：名称封装数量10nf0805贴片1100nf0805贴片2+10uf0805贴片220p0805贴片168nf0805贴片1LED绿色LED1VC排针1GND排针1分频信号检测端排针1信号选择排针1信号输出端

10、排针147K0805贴片1100K0805贴片15K0805贴片1200R0805贴片150K0805贴片14.7K0805贴片110K0805贴片1210K0805贴片16脚自锁开关6脚自锁开关14位拨码器4位拨码器37805U11555U214522U3, U5, U634046U41PCB单层覆铜板10*7.5(cm*cm)1实验结果和数据处理实验结果：检测：接上9V直流电源后，把555定时器产生出来的fi频率100Hz的方波送入CD4046的第14脚，调CD4522各预置端，设置不同的分频比N，分别测不同分频比时CD4046的第4脚输出信号的频率f0，N从1999时，f0都为N与fi的

11、乘积。555产生信号： 实验测试数据：输入基准信号为1KHz.数据处理（指标测量）：理论值实测值1 KHz1.01KHz3 KHz3.00KHz17 KHz17.01KHz97 KHz97.26KHz197 KHz197.20KHz666 KHz666.04KHz999 KHz999.05KHz1.VCO曲线（压控振荡器曲线）：2.VCO中心频率测量：3.VCO的增益K=4锁相环锁定范围：5.频率合成器阶数：问题与讨论：1、制作电源时遇到的问题接入电源时，一开始拿到的电池是空载电压为8V，但接入负载后，作品工作在示波器上显示的输出的波形畸变的很厉害。接着测量在该电源带载输出电压，却只有4V多点

12、。而拿了另一块空载电压6V多的电池，接入电路，测量到输出电压有5V多，测量电路输出波形，畸变的情况大大减少。究其原因：第一块电池的内阻太大了，致使带载能力严重下降。供电不足使电路工作不正常，信号失真严重。2、制作100Hz信号源本计划用555定时器制作的信号源，使自己的作品能自身产生锁相分频电路所需要的信号源。信号源空载时的波形频率都在预期中。但一旦接入锁相电路信号输入端，输入信号端频率下降，波形有点畸变，我们忽略了信号产生电路的带负载能力，导致接入负载后的波形产生较大的畸变，也因输入的信号波形的一点点畸变，在锁相环分频器中，最后输出被放大频率的波形失真严重。3、接线问题在布线设计时，本计划把

13、第二块4522的第10个管脚通过跳线接地，但是因焊接时疏漏而悬空了，在最后调试的时候，输出波形为杂波，检查电路发现这个问题，内部跳线解决。这是由于个人粗心引起的电路错误。4、输入信号问题在报告基本完成下，和队友计划周五去实验室交报告即演示作品时，以函数信号发生器产生100Hz方波做为锁相电路基准信号输入，结果示波器显示的结果空白，频率显示异常。检查电路无误。第二次测试4046芯片锁相情况，在此情况下，异常。更换芯片，示波器显示结果不变，锁相异常。CD4046输入的基准信号更换为示波器的1KHz基准信号，锁相正常工作，作品正常锁相分频后输出信号符合预测结果。究其原因：分析两次输入信号差异，得出函

14、数发生器产生的方波信号的低电平为负压。而示波器的输出基准信号为TTL信号，低电平为0.而CD4046对函数发生器产生低电平为负压的方波相位比较器2对输入负压无法识别，工作异常。造成失锁状态。 本设计要求实现频率在100Hz99.9kHz范围内、步进频率为100Hz的频率合成器，所设计出的频率合成器在性能方面与理想有些出入。分析影响系统性能的主要因素有以下几方面：（1）锁相环路中，环路滤波器性能有限，不能完全抑制环路噪声，影响输出信号。输出信号受杂波影响而有点失真。（2）在加入信号为1KHz时.调节拨码器，使输出信号频率最大时（1MHz），波形发生畸变。（3）我们的电路设计的优点：在电源部分接了

15、个LED电源指示灯，表示电路是否正常供电。同时设有自锁按键开关开关，控制整个电路是否工作。我们的电路里面的电容电阻使用的是0805贴片，电路的布局显得比较美观简洁，缩小整个产品的体积。对每个芯片的电源输入端都接入100nf的电容，滤除电源中的杂波冲击，保护芯片。因为经常看到同学温度计的作品中IC7107芯片的损坏率较高，初步猜测上电时受电压冲击损坏。心得体会：电路由于频率范围和频率间隔可根据具体需要进行调节，且输出信号频率具有高稳定性和准确性，可广泛作为离散信号源来使用，也可于集成。此外，如用单片机对分频器的置数端进行控制，可更加方便实现频率的调整通过本次实验，使自己对锁相环的工作原理及其应用

16、有了较深的理解，锁相环应用愈广，锁相环是在无线电发射中使频率较为稳定的一种方法。很重要的一点是，通过实验提高了发现问题，首先是对实验原理和一些芯片有了一些基本了解，运用理论知识解决实际问题的能力。在实验过程中出现了许多小问题，开始是电路完全不通，通过用万用表测试，发现其中焊接电路的虚焊和短接，重新焊接与连线，初步测试时有方波但是输出频率都是1Mhz，不符合要求，此次课设是具有一点挑战性的，老师只是给了我们要求和题目，并没有讲解整个模块的设计分化。对此，我们就得自己找资料，设计电路图，设计每个模块，对每块芯片的用法做相关了解。整个课设下来，我们都做了挺多相关工作，认识到设计的艰辛，对我今后的学习

17、鸣起了警钟，不学习就一无是处！附录：CD4046锁相芯片使用指南锁相环CD4046原理及应用锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成，如图1所示。 压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压U正比于Ui和Uo两个信号的相位差，

18、经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小CO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。过去的锁相环多

19、采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V18V），输入阻抗高(约100M)，动态功耗小，在中心频率f0为10kHz下功耗仅为600W，属微功耗器件。图2是CD4046的引脚排列，采用16脚双列直插式，各引脚功能如下： 34 / 34图二1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。2脚相位比较器的输出端。3脚比较信号输入端。4脚压控振荡器输出端。5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。6、7脚外接振荡电容。8、16脚电源的负端和正端。9脚压控振荡器的控制端。10脚解调输出端，用于F

20、M解调。11、12脚外接振荡电阻。13脚相位比较器的输出端。14脚信号输入端。15脚内部独立的齐纳稳压管负极。图三图3是CD4046内部电原理框图，主要由相位比较、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。比较器采用异或门结构，当两个输人端信号Ui、Uo的电平状态相异时（即一个高电平，一个为低电平），输出端信号U为高电平；反之，Ui、Uo电平状态相同时（即两个均为高，或均为低电平），U输出为低电平。当Ui、Uo的相位差在0-180范围内变化时，U的脉冲宽度m亦随之改变，即占空比亦在改变。从比较器的输入和输出信号的波形（如图4所示）可知，其输出信号的频率等于输入信号频率的两

21、倍，并且与两个输入信号之间的中心频率保持90相移。从图中还可知，fout不一定是对称波形。对相位比较器，它要求Ui、Uo的占空比均为50（即方波），这样才能使锁定范围为最大。相位比较器是一个由信号的上升沿控制的数字存储网络。它对输入信号占空比的要求不高，允许输入非对称波形，它具有很宽的捕捉频率范围，而且不会锁定在输入信号的谐波。它提供数字误差信号和锁定信号（相位脉冲）两种输出，当达到锁定时，在相位比较器的两个输人信号之间保持0相移。对相位比较器而言，当14脚的输入信号比3脚的比较信号频率低时，输出为逻辑“0”；反之则输出逻辑“1”。如果两信号的频率相同而相位不同，当输人信号的相位滞后于比较信号

22、时，相位比较器输出的为正脉冲，当相位超前时则输出为负脉冲。在这两种情况下，从1脚都有与上述正、负脉冲宽度相同的负脉冲产生。从相位比较器输出的正、负脉冲的宽度均等于两个输入脉冲上升沿之间的相位差。而当两个输入脉冲的频率和相位均相同时，相位比较器的输出为高阻态，则1脚输出高电平。上述波形如图5所示。由此可见，从1脚输出信号是负脉冲还是固定高电平就可以判断两个输入信号的情况了。CD4046锁相环采用的是RC型压控振荡器，必须外接电容C1和电阻R1作为充放电元件。当PLL对跟踪的输入信号的频率宽度有要求时还需要外接电阻R2。由于VCO是一个电流控制振荡器，对定时电容C1的充电电流与从9脚输入的控制电压

23、成正比，使VCO的振荡频率亦正比于该控制电压。当VCO控制电压为0时，其输出频率最低；当输入控制电压等于电源电压VDD时，输出频率则线性地增大到最高输出频率。VCO振荡频率的范围由R1、R2和C1决定。由于它的充电和放电都由同一个电容C1完成，故它的输出波形是对称方波。一般规定CD4046的最高频率为1。2MHz(VDD=15V），若VDD15V，则fmax要降低一些。CD4046内部还有线性放大器和整形电路，可将14脚输入的100mV左右的微弱输入信号变成方波或脉冲信号送至两相位比较器。源跟踪器是增益为1的放大器，VCO的输出电压经源跟踪器至10脚作FM解调用。齐纳二极管可单独使用，其稳压值

24、为5V，若与TTL电路匹配时，可用作辅助电源。综上所述，CD4046工作原理如下：输入信号Ui从14脚输入后，经放大器A1进行放大、整形后加到相位比较器、的输入端，图3开关K拨至2脚，则比较器将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压U则反映出两者的相位差。U经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f2迅速逼近信号频率f1。VCO的输出又经除法器再进入相位比较器，继续与Ui进行相位比较，最后使得f2f1，两者的相位差为一定值，实现了相位锁定。若开关K拨至13脚，则相位比较器工作，过程与上述相同，

25、不再赘述。CD4522芯片使用说明：可预置1/N计数器CD4522工作原理.特点不要外接门电路即可实现1/N计数/分频；可以完成可编程序的减计数。2. 引脚图 MC14522由两部分组成：一是可预置的二十进制减计数器，二是“0”输出RS触发器。MC14522有四个输出端Q0Q3；还有一个Oc输出端，作为多级级联使用。它的输入端较多，除了时钟端CP，时钟禁止端EN和清零端Cr外，还有与Q0Q3相对应的四个预置数输入端P0P3，以及预置控制端PE。此外，为了完善电路的功能，还有一个级联反馈输入端CF。MC14522的工作过程MC14522是由4个触发器和几个进位及反馈门电路组成。（b）CF与Qc的

26、关系 其中表（a）表明了计数与预置、清零的功能。只要Cr为“1”电平或正脉冲，则计数器的各输出端均置为“0”电平。只要Cr为“0”，PE为“1”，则加在P0P3上的数据送入对应的Q0Q3。按照表（a）所列状态，在时钟上升沿作用下，计数器将做减计数。而表（b）表明了级联反馈端、计数器内部数据与Qc输出端之间的关系。当CF输入端为“1”时，并且计数器内部数据Q0Q3均为“0”电平时，则R-S触发器置数，Oc输出端为“1”电平。这是R-S触发器置数的唯一条件。若CF为“0”电平，即使Q0Q3全为“0”状态Oc输出端仍为“0”状态。参考文献：高频电子线路与电子技术综合设计与实践指导书汇编-梁秀玲、李红主编；（课设）电工与电子技术实验教程-彭端主编；（555信号产生电路）高频电子线路-阳昌汉主编；（锁相环原理，无源比例积分滤波器电路，分频器原理）Altium Designer教程-电子工业出版社。（原理图的制作，PCB板的设计）电工电子技能实训-周誉昌，蒋力立主编（PCB的制作与贴片元件的焊接）模拟电子技术基本教程-华成英主编（集成线性稳压电路7805）各网友资料：忽略:/