篮球比赛计时计分系统设计.doc

1、篮球比赛计时计分系统摘 要本设计是采用QUARTUS II作为本设计的核心元件, 以VHDL为主要编程语言来设计在篮球比赛时所用到的计时系统，计分系统。利用7段共阴LED作为显示器件。在此设计中共接入了17个7段共阴LED显示器。在计时系统中： 4个LED显示器则用来记录赛程时间，其中2个用于显示分钟，2个用于显示秒钟；5个LED显示器则用来记录比赛全程时间，3个用于显示分钟，2个用于显示秒钟；2个LED用来记录球员进攻时间，2个全部显示秒钟。赛程计时采用倒计时方式，即比赛前将时间设置好，比赛开始时启动计时，直至计时到零为止，。计时范围可达到012分钟，也完全满足实际赛程的需要，期间当比赛时间

2、到最后5秒时开始报警。球员进攻计时也采用倒计时，球员一拿到球就开始计时，当24秒结束时球员还没投球蜂鸣器就开始报警。比赛全程计时用正计时，计时范围为000999分钟。在计分系统中当：6个用于记录A、B队的分数，每队3个LED显示器显示范围可达到0999分，足够满足赛程需要。当比赛队A对得分时，按下A键给A对加分；当再次按下A键时给B对加分。EDA技术为数字类产品提供了一个非常简便实用的开发平台。随着EDA技术的快速发展，各类计时计分器件的设计也变的简单。本设计就是基于EDA技术和数字电路的基础知识，利用QuartusII软件来设计篮球比赛的计分计时系统的芯片，并能成成功仿真出波形。通过分别设计

3、十进制，六十进制，十二进制九百九十九进制等模块，然后再通过连线使其达到所期望的模块。关键词：QUARTUS II，VHDL编程，LED显示，篮球比赛，计时,计分I车辆与动力工程学院EDA课程设计目 录第一章 绪论1第二章 设计内容及思路22.1 设计内容22.2 设计思路2第3章 总体设计4第3章 总体设计53.1 计时系统单元模块设计53.1.1 六十进制加计数器53.1.2 十进制加法计数器73.1.3 二十四进制减计数器83.1.4 六十进制减计数器113.1.5 十二进制减计数器153.1.6 译码管显示部分173.2 计分系统设计18第四章 原理图设计224.1 24秒进攻倒计时原理

4、图224.2 12分钟倒计时原理图224.3 全程比赛计时原理图234.4 计分器原理图24第五章 设计调试体会与总结25参考文献261第一章 绪论篮球比赛在中国越来越受到人们的关注，同时也被更多的青少年所喜爱。本设计除了具有赛程时间计时、暂停和比赛计分的功能，还具有24s倒计时的功能。从另一方面说，本设计方便了人们比赛时的计时计分工作，在某种程度上也促进了篮球赛的开展，既有利于发展篮球这项体育运动，又有利于增强人们的体质。另外参与篮球运动的人多了，也利于篮球运动员的选拔，对我们国家的篮球事业也具有促进作用。体育比赛计时计分系统是对体育比赛过程中所产生的时间，比分等数据进行快速采集记录，加工处

5、理，传递利用的信息系统。根据不同运动项目的不同比赛规则要求，体育比赛的计时计分系统包括测量类，评分类，命中类，制胜类得分类等多种类型。 篮球比赛是根据运动队在规定的比赛时间里得分多少来决定胜负的，因此，篮球比赛的计时计分系统是一种得分类型的系统。篮球比赛的计时系统由计时器等多种电子设备组成，同时，根据目前高水平篮球比赛要求，完善的篮球比赛计时系统设备应能够与现场成绩处理，现场大屏幕，电视转播车等多种设备相联，以便实现高比赛现场感，表演娱乐观众等功能目标。篮球比赛计时计分器是为了解决篮球比赛时计分与计时准确的问题。本设计利用QUARTUS II软件和VHDL编程完成了设计计时和计分系统的功能。本

6、设计较详细地介绍了计时计分系统的设计过程，采用该设计可根据实际情况进行比分和时间的准确显示，简单方便，可靠性强。 第二章 设计内容及思路 2.1 设计内容此次设计是采用QUARTUS II作为本设计的核心元件一VHDL为主要编程语言来设计在篮球比赛时所用到的计时系统，计分系统。利用7段共阴LED作为显示器件。在此设计中共接入了17个7段共阴LED显示器。在计时系统中： 4个LED显示器则用来记录赛程时间，其中2个用于显示分钟，2个用于显示秒钟；5个LED显示器则用来记录比赛全程时间，3个用于显示分钟，2个用于显示秒钟；2个LED用来记录球员进攻时间，2个全部显示秒钟。赛程计时采用倒计时方式，即

7、比赛前将时间设置好，比赛开始时启动计时，直至计时到零为止，。计时范围可达到012分钟，也完全满足实际赛程的需要，期间当比赛时间到最后5秒时开始报警。球员进攻计时也采用倒计时，球员一拿到球就开始计时，当24秒结束时球员还没投球蜂鸣器就开始报警。比赛全程计时用正计时，计时范围为000999分钟。在计分系统中当：6个用于记录A、B队的分数，每队3个LED显示器显示范围可达到099分，足够满足赛程需要。当比赛队A对得分时，按下A键给A对加分；当再次按下A键时给B对加分。2.2 设计思路篮球比赛计时记分系统程序多而且复杂，所以用图形设计方法来设计。先把每一模块的程序写好，然后生成图形文件，最后新建一个顶

8、层图形文件，把各模块联结起来。包括的模块有计时模块、记分模块及显示模块等。计时模块包括每节比赛的12分钟，进攻时间的24秒，以及比赛的全程时间。这三个模块可以利用12进制，24进制，和60进制的减法计数器以及10进制60进制加法计数器来表示。计分模块可以使用计数器表示双方的比分。其中，使用一个数据选择模块来选择得分的一方。并且用一个100进制的加法计数器来表示双方得分。程序总体框图如图2-1所示：显示电路10进制计时60进制计时24进制计时999进制计分999进制计分数据选择器12进制计时时钟脉冲图2-1主程序流程图如图2-2所示：LED灯、蜂鸣器响指示有进球?是时间到?记分计时结束第三章 总

9、体设计3.1 计时系统单元模块设计3.1.1 六十进制加计数器这个计数器用来表示全程比赛时间的秒钟位，具备复位功能。当给CLK输入脉冲信号时进行加法计数，当计数器加到60秒时COUT输出一个高电平,向十进制加法计数器进位。REST等于1时计数器复位。S1和S2接到LED显示管上。六十进制加法计数器器件如图3-1图3-1六十进制加法计数器的VHDL语言为：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT60 ISPORT (CLK, RESET: IN STD_LOGIC; SE

10、C1, SEC2: OUT STD_LOGIC_VECTOR (3 DOWNTO 0); COUT: OUT STD_LOGIC);END CNT60;ARCHITECTURE BEHAV OF CNT60 IS SIGNAL SEC1_T, SEC2_T:STD_LOGIC_VECTOR (3 DOWNTO 0);BEGINPROCESS (CLK,RESET)BEGIN IF RESET=1 THEN SEC1_T=0000; SEC2_T=0000;ELSIF CLKEVENT AND CLK=1 THEN IF SEC1_T=1001 THEN SEC2_T=0000; IF SEC2

11、_T=0101 THEN SEC2_T=0000; ELSE SEC2_T=SEC2_T+1; END IF; ELSE SEC1_T=SEC1_T+1; END IF; IF SEC1_T=1001 AND SEC2_T=0101 THEN COUT=1; ELSE COUT=0;END IF; END IF;END PROCESS; SEC1=SEC1_T; SEC10);ELSIF CLKEVENT AND CLK=1 THEN IF EN=1 THEN IF Q10); END IF; END IF; END IF; IF Q1=9 THEN COUT=1; ELSE COUT=0;

12、END IF; Q=Q1;END PROCESS; END BEHAV;十进制加法计数器仿真波形如图3-4所示图3-43.1.3 二十四进制减计数器这个计数器用来表示进攻时间的，具备复位功能。当给CLK输入脉冲信号时进行减法计数，当计数器减到0，WARN输出一个高电平,报警器开始报警。REST等于1时计数器复位，CLR等于1时计数器清零，ENB等于1时计数器工作。二十四进制减计数器程序流程图3-5所示开始WARN=1结束个位等于9，十位减1否是十位=0？个位减1，个位=0？否比赛暂停CLK有上升沿？是ENB=1？否个位等于0，十位等与0是CLR=1？二十四进制减计数器器件如图3-6为图3-6二

13、十四进制减计数器的VHDL语言为：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT24D IS PORT (CLK, CLR: IN STD_LOGIC; RST, ENB: IN STD_LOGIC; WARN: OUT STD_LOGIC; S1, S2: OUT STD_LOGIC_VECTOR (3 DOWNTO 0); END CNT24D; ARCHITECTURE A OF CNT24D IS SIGNAL DD: STD_LOGIC_VECTOR(3 DOWNT

14、O 0); SIGNAL SS: STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL CC: STD_LOGIC; BEGIN PROCESS (CLK, CLR, ENB) BEGIN IF CLR=1THEN DD=0000; SS=0000; CC=0; ELSIF CLKEVENT AND CLK=1 THEN IF RST=1 THEN DD=0010; SS=0100; CC=0; ELSIF ENB=1THEN IF SS=0000THEN IF DD/=0000THEN SS=1001; DD=DD-1; ELSE CC=1; END IF; ELSE S

15、S=SS-1; END IF; END IF; END IF; S1=DD;S2=SS;WARN0?否WARN=1是十位=0个位0?是脉冲上升沿？是ENB=1?否十位等于0，个位等于0是CLR=1 或RST=1？六十进制减计数器的VHDL语言为LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CHT60D IS PORT (CLK, CLR: IN STD_LOGIC; RST, ENB: IN STD_LOGIC; WARN: OUT STD_LOGIC; COUT: OUT STD

16、_LOGIC; S1, S2: OUT STD_LOGIC_VECTOR (3 DOWNTO 0); END CHT60D; ARCHITECTURE A OF CHT60D IS SIGNAL DD: STD_LOGIC_VECTOR (3 DOWNTO 0); SIGNAL SS: STD_LOGIC_VECTOR (3 DOWNTO 0); SIGNAL CC: STD_LOGIC; SIGNAL BB: STD_LOGIC; BEGIN PROCESS (CLK, CLR, ENB) BEGIN IF CLR=1THEN DD=0000; SS=0000; CC=0; ELSIF CL

17、KEVENT AND CLK=1 THEN IF RST=1 THEN DD=0110; SS=0000; CC=0; ELSIF ENB=1THEN IF SS=0000THEN IF DD/=0000THEN SS=1001; DD=DD-1; ELSE CC=1; BB=1; END IF; ELSE SS=SS-1; IF SS0101THEN CC=1; END IF; END IF; END IF; END IF; S1=DD; S2=SS; WARN=CC;COUT=BB; END PROCESS; END A;六十进制减计数器器件如图3-9 所示 图3-9六十进制减计数器仿真波

18、形如图3-10所示图3-103.1.5 十二进制减计数器这个计数器用来表示每一节比赛的分钟位，它的时钟脉冲应由前一个60进制计数器的COUT提供。具备复位功能。可以将12进制改为任意进制的减法计数器。当计数结束后，计数器不再计数。当CLK有效时进行减法计数，当计数器减到0之，WARN输出一个高电平警报。ENB等于1时计数器处于工作状态，当REST等于1时计数器复位。S1和S2接到LED显示管上。十二进制减计数器器件如图3-11所示图3-11十二进制减计数器的VHDL语言为：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_U

19、NSIGNED.ALL;ENTITY CNT12D IS PORT (CLK, CLR: IN STD_LOGIC; RST, ENB: IN STD_LOGIC; WARN: OUT STD_LOGIC; S1, S2: OUT STD_LOGIC_VECTOR (3 DOWNTO 0); END CNT12D; ARCHITECTURE A OF CNT12D IS SIGNAL DD: STD_LOGIC_VECTOR (3 DOWNTO 0); SIGNAL SS: STD_LOGIC_VECTOR (3 DOWNTO 0); SIGNAL CC: STD_LOGIC; BEGIN P

20、ROCESS (CLK, CLR, ENB) BEGIN IF CLR=1THEN DD=0000; SS=0000; CC=0; ELSIF CLKEVENT AND CLK=1 THEN IF RST=1 THEN DD=0001; SS=0010; CC=0; ELSIF ENB=1THEN IF SS=0000THEN IF DD/=0000THEN SS=1001; DD=DD-1; ELSE CC=1; END IF; ELSE SS=SS-1; END IF; END IF; END IF; S1=DD; S2=SS; WARN dout doutdoutdoutdoutdout

21、doutdoutdoutdoutdout=0000000;END CASE; END PROCESS;END behave;译码管仿真波形如图3-14所示图3-143.2 计分系统设计这个计数器用来记录比赛两队的得分。具备复位功能，当REST等于1时，计数器复位。当CLK有效时开始进行加法计数。当CHOSE等于“00”时给A对加分；当CHOSE等于“11”时给B对加分。当FENGSHU等于“001”时，加1分；当FENGSHU等于“010”时，加2分；当FENGSHU等于“100”时，加3分。计分系统的VHDL程序下LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.AL

22、L; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY JFQ IS PORT (RST: IN STD_LOGIC; CLK: IN STD_LOGIC; FENSHU: IN STD_LOGIC_VECTOR (2 DOWNTO 0); CHOS: IN STD_LOGIC_VECTOR (1 DOWNTO 0); AA2, AA1, BB2, BB1: OUT INTEGER RANGE 0 TO 15);END ENTITY JFQ; ARCHITECTURE ART OF JFQ IS BEGIN PROCESS(RST,CLK,CHOS) VARIAB

23、LE POINTS_A2, POINTS_A1: INTEGER RANGE 0 TO 15; VARIABLE POINTS_B2, POINTS_B1: INTEGER RANGE 0 TO 15; BEGIN IF (CLKEVENT AND CLK=1) THEN IF RST=1 THEN POINTS_A2:=1; POINTS_A1:=0; POINTS_B2:=1; POINTS_B1:=0; ELSIF CHOS=00 THEN IF POINTS_A1=9 THEN POINTS_A1:=0; IF POINTS_A2=9 THEN POINTS_A2:=0; ELSE I

24、F FENSHU=001 THEN POINTS_A2:=POINTS_A2+1; ELSIF FENSHU=010 THEN POINTS_A2:=POINTS_A2+2; ELSIF FENSHU=100 THEN POINTS_A2:=POINTS_A2+3; ELSE POINTS_A2:=POINTS_A2; END IF; END IF; ELSE IF FENSHU=001 THEN POINTS_A1:=POINTS_A1+1; ELSIF FENSHU=010 THEN POINTS_A1:=POINTS_A1+2; ELSIF FENSHU=100 THEN POINTS_

25、A1:=POINTS_A1+3; ELSE POINTS_A2:=POINTS_A2; END IF; END IF; ELSIF CHOS=11 THEN IF POINTS_B1=9 THEN POINTS_B1:=0; IF POINTS_B2=9 THEN POINTS_B2:=0; ELSE IF FENSHU=001 THEN POINTS_B2:=POINTS_B2+1; ELSIF FENSHU=010 THEN POINTS_B2:=POINTS_B2+2; ELSIF FENSHU=100 THEN POINTS_B2:=POINTS_B2+3; ELSE POINTS_B

26、2:=POINTS_B2; END IF; END IF; ELSE IF FENSHU=001 THEN POINTS_B1:=POINTS_B1+1; ELSIF FENSHU=010 THEN POINTS_B1:=POINTS_B1+2; ELSIF FENSHU=100 THEN POINTS_B1:=POINTS_B1+3; ELSE POINTS_B2:=POINTS_B2; END IF; END IF; END IF; END IF; AA2=POINTS_A2; AA1=POINTS_A1; BB2=POINTS_B2; BB1=POINTS_B1; END PROCESS

27、; END ARCHITECTURE ART;计分系统设计器件如图3-15所示：图3-15计分系统设计器件仿真波形如图3-16所示图3-16第四章 原理图设计4.1 24秒进攻倒计时原理图二十秒进攻时间需采用倒计时，所以选用二十四进制减计数器来实现倒计时，并在倒计时结束时开始报警。进攻时间24秒倒计时原理图如图4-1所示图4-14.2 12分钟倒计时原理图赛程时间规定是12分钟并采用倒计时。12分钟倒计时采用60进制减计数器和12进制减计数器来实现并在12进制从12减到0和60进制减到5时，即距比赛结束还有5秒的时候报警。12分钟倒计时原理图如图4-2所示图4-24.3 全程比赛计时原理图全程

28、比赛时间是用一个60进制和三个10进制来实现的。分别表示秒为，分位的个、十、百位，采用正计时。全程比赛计时原理图如图4-3所示图4-34.4 计分器原理图计分电路是数据选择器和一个百进制的结合，能精确记录两队的比赛时间。计分器原理图如图4-4所示图4-4第五章 设计调试体会与总结在此次课程设计中，受到了数电中许多故有芯片的影响，在某些模块的编写过程中陷入了故有思维模式。比如12进制减法计数器，由于数电中常用的74161，74192等计数器都是采用置数端来设置起始的数值，所以在程序的编写时，也采用的置数的方式来设置初始值，这样无形中加大了操作量。其实，在VHDL语言中，可以直接的给某一个信号赋值

29、。在12进制与60进制的衔接过程中，也产生了很多问题。如果用12进制的进位端COUT直接控制60进制的清零端CLR，在时间结束后2个计数器虽然会保持0状态不变，但由于最初程序本身编写的不恰当，会出现12分59秒，分钟等于10时持续时间仅为一个脉冲长度，或是12减到0以后，60进制计数器依旧计数等情况。在经过对程序的修改调试后，这一个个问题都较为合理的解决了。在设计计分器的时候一开始想到是用三个十进制加法计数器来记录两队得分，但是那样连线太麻烦，体现不到VHDL语言的简单的特点，所以经查阅资料后设计了一个一百进制的计数器来记录比分，既简单有准确。所以再设计的时候要多想，多看，多试，这样才能把VH

30、DL语言的处才能体现出来。调试时要给输入端送正确的信号才能仿真出设计所应有的结过。经过这次的课程设计，让我了解了语言的灵活性，加深了对团队合作的理解，熟悉了Quartus II等软件的应用。并在克服各种困难的过程中，锻炼了独立思考和解决问题的能力和查询资料的能力。在试验箱的操作中，锻炼了动手能力。这次课程设计，让我收获了很多，学到了很多。参考文献1 齐洪喜，陆颖.VHDL电路设计实用教程.清华大学出版社，2004.6第三版2 江国强. EDA技术与实用(第三版). 北京：电子工业出版社，2011.3 曹昕燕.周凤臣.EDA技术实验与课程设计.北京：清华大学出版社,2006.54 阎石. 数字电子技术基础.北京高等教育出版社，2003.5 江国强.EDA技术与应用.电子工业出版社.2010.4第三版6 彭介华.电子技术课程设计指导主.高等教育出版社20027 谢自美.电子线路设计、实验、测试.华中理工出版社200326