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设计一个能显示时、分、秒的简易数字钟

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设计一个能显示时、分、秒的简易数字钟

数字电子技术课程设计报告要求设计一个能显示时、分、秒的简易数字钟。步骤用verilog语言在记事本编写程序,再用QuartusⅡ仿真,定义针脚,在面板上模拟。数字钟是一种用数字电路技术实现时、分、秒计时的装置,与机械式时钟相比具有更高的准确性和直观性,且无机械装置,具有更长的寿命,因此得到广泛的应用。设计原理及框图数字钟实际上是一个对标准频率1HZ进行计数的计数电路,具有时、分、秒计数显示功能,以24小时为计数循环。这次实验主要是要实现时钟的计时功能,时间计数由秒个位和秒十位计数器,分个位和分十位计数器及时个位和时十位计数器,,其中秒个位和秒十位计数器,分个位和分十位计数器为60进制计数器,而根据设计要求,时个位和时十位计数器为24进制计数器.,然后需要把8位二进制数转变为译码管需要的8421码。设计方案这个实验总体分秒、分、时三个模块,计时和较准两个模式标准秒信号送入“秒计数器”,“秒计数器”采用60进制计数器,每累计60秒发出一个“分脉冲”信号,该信号将作为“分计数器”的时钟脉冲之一。“分计数器”也采用60进制计数器,每累计60分钟,发出一个时脉冲信号,该信号作为时计数器的时钟脉冲之一,时计数器采用24进制计时器,可实现对一天24小时的计时。译码显示电路将“时”、“分”、“秒”计数器的输出状态通过译码管显示。这们时钟的计时功能就实现了,秒模块是一个以1HZ的clock信号控制的60进制计数器,并同时产生分进位信号tun。alwaysposedgeclockbeginifsec59\\当秒等于59时,如果处于计时模式时产生begin\\一个进位脉冲tun,否则tun信号暂停sec9999999num0;elsenumnum1;ifnum9999999clock1;elseclock0;endalwaysposedgeclockbeginifsec59beginsec0;//秒为60进制计数器ifat0tun1;//如果处于计时模式,每60秒产生else//一个分进位信号,否则tun信号暂停tuntun;endelsebeginsecsec1;ifat0tun0;elsetuntun;endendassignmtat0atalwaysposedgemtbeginifmin59//分钟为60进制计数器beginmin0;ifat0mod1;//如果处于计时模式,每60分产生一个else//时进位信号,否则mod信号暂停modmod;endelsebeginminmin1;ifat0mod0;elsemodmod;endendassignntat0atalwaysposedgentbeginifhou23//小时为24进制计数器hou0;elsehouhou1;endalwayssecbeginsecL[30]sec10;secG[30]sec/10;endalwaysminbeginminL[30]min10;minG[30]min/10;endalwayshoubeginhouL[30]hou10;houG[30]hou/10;endalwayssecLcasesecL4b0000sec14b0000;4b0001sec14b0001;4b0010sec14b0010;4b0011sec14b0011;4b0100sec14b0100;4b0101sec14b0101;4b0110sec14b0110;4b0111sec14b0111;4b1000sec14b1000;4b1001sec14b1001;endcasealwayssecGcasesecG4b0000sec24b0000;4b0001sec24b0001;4b0010sec24b0010;4b0011sec24b0011;4b0100sec24b0100;4b0101sec24b0101;endcasealwaysminLcaseminL4b0000min14b0000;4b0001min14b0001;4b0010min14b0010;4b0011min14b0011;4b0100min14b0100;4b0101min14b0101;4b0110min14b0110;4b0111min14b0111;4b1000min14b1000;4b1001min14b1001;endcasealwaysminGcaseminG4b0000min24b0000;4b0001min24b0001;4b0010min24b0010;4b0011min24b0011;4b0100min24b0100;4b0101min24b0101;endcasealwayshouLcasehouL4b0000hou14b0000;4b0001hou14b0001;4b0010hou14b0010;4b0011hou14b0011;4b0100hou14b0100;4b0101hou14b0101;4b0110hou14b0110;4b0111hou14b0111;4b1000hou14b1000;4b1001hou14b1001;endcasealwayshouGcasehouG4b0000hou24b0000;4b0001hou24b0001;4b0010hou24b0010;endcaseendmodule忽略此处..

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